[发明专利]半导体集成电路无效

申请号：	97118421.6	申请日：	1997-09-04
公开（公告）号：	CN1104053C	公开（公告）日：	2003-03-26
发明（设计）人：	伊藤孝	申请（专利权）人：	三菱电机株式会社
主分类号：	H01L27/10	分类号：	H01L27/10;H01L21/82;G11C11/34
代理公司：	中国专利代理(香港)有限公司	代理人：	程天正,叶恺东
地址：	日本***	国省代码：	暂无信息
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摘要：	一种包括不随脉冲串长而变化、向内部电路供给稳定的输出电压的内部电源电路并以脉冲串方式工作的半导体集成电路，包括根据规定的基准电压对来自外部的电源电压进行降压、生成内部电源电压并输出的内部电源降压部和根据外部输入的地址数据判断脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，相对于内部电源的降低来说，上述内部电源降压部的输出电流的增加速度就越快。
搜索关键词：	半导体集成电路
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【主权项】：

1.一种以脉冲串方式工作的半导体集成电路，其特征在于，包括：根据规定的基准电压对来自外部的电源电压进行降压、生成内部电源电压并输出的内部电源降压部，和根据预先从外部供给的数据判断脉冲串长的脉冲串长判定部，脉冲串长判定部判定的脉冲串长越长，相对于内部电源电压降低来说，上述内部电源降压部的输出电流的增加速度就越快。

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摘要：公开了半导体器件。所述半导体器件可包括：基底，包括单元阵列区域；数据存储结构，设置在基底的单元阵列区域上，数据存储结构包括底部电极、在底部电极上的顶部电极、以及在底部电极与顶部电极之间的介电层；阻挡层，设置在顶部电极的顶表面上；下部层间绝缘层，设置在阻挡层上；以及下部接触件，穿透下部层间绝缘层并电连接到顶部电极。下部接触件的侧表面的至少一部分接触阻挡层。

一种存储单元、制备方法、存储器及电子设备-202280003615.2
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摘要：一种存储单元、制备方法、存储器及电子设备，用以降低存储单元的制备难度。其中，存储单元包括孔、环绕孔的堆叠结构、设置于孔内的第二金属层、设置于孔内且环绕第二金属层的隔离层、以及至少部分环绕隔离层的存储膜层，堆叠结构中包括交替堆叠的至少一层介质层和至少一层第一金属层，且每层第一金属层沿着孔的孔径的方向相对于相邻的介质层凹陷，存储膜层相背于隔离层的一侧接触堆叠结构中的第一金属层。通过使存储膜层至少填充在第一金属层相对于相邻的介质层的凹陷内，在底部刻蚀存储膜层的过程中，即使孔是倾斜的，也能由于凹陷的存在而保护位于凹陷内的存储膜层，该结构不需要刻蚀形成严格意义上的垂直孔，因此可降低存储单元的制备难度。

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摘要：本发明揭示一种半导体布置，该半导体布置包括：常开晶体管，该常开晶体管具有第一和第二主端以及控制端；常关晶体管，该常关晶体管具有第一和第二主端以及控制端，该晶体管通过该常开晶体管的该主端中的一个主端与该常关晶体管的该主端中的一个主端之间的连接而连接在共源共栅布置中；电流源布置，该电流源布置连接到该连接上的节点并且被配置成通过提供预定电流而提供用于控制在该常开和常关晶体管的所述节点处的电压，其中该半导体布置包括：III‑V半导体类型的第一半导体管芯，该第一半导体管芯具有形成于其中的该常开晶体管；以及第二半导体管芯，该第二半导体管芯具有形成于其中的该常关晶体管，该电流源布置形成于该第一和/或第二半导体管芯中。

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摘要：根据本技术的一个实施方式的半导体装置配备有：第一衬底，设置有存储阵列；以及第二衬底，层压至第一衬底，并且设置有控制存储阵列的操作的外围电路。

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摘要：实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。

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摘要：一种电子滤波器电路，包括电阻和电容元件，其中滤波器电路的电阻元件由相关电子材料装置提供。电子滤波器电路可以形成可调谐模拟滤波器电路、射频(RF)滤波器电路和RC无源或有源滤波器电路的一部分。

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摘要：一种用于制造半导体器件的方法，包括：形成刻蚀停止件焊盘，所述刻蚀停止件焊盘包括在衬底之上的牺牲插塞和在牺牲插塞之上的牺牲焊盘；在刻蚀停止件焊盘之上形成刻蚀目标层；通过刻蚀该刻蚀目标层并在牺牲焊盘处停止刻蚀来形成多个开口；通过开口去除牺牲焊盘和牺牲插塞来形成气隙；以及形成填充开口和气隙的间隙填充层。

光电记忆器件、光电记忆读出器件及相机模组-201880041801.9
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摘要：一种光电记忆器件(100)，包括光电二极管(10)及横向整流器(20)；该光电二极管(10)包括半导体异质结(11)、第一阳极(12)及第一阴极(13)，该半导体异质结(11)包括具有第一带隙的沟道层(111)、具有第二带隙的阻拦层(112)及形成于该沟道层(111)与该阻拦层(112)之间的二维电子气(113)，阻拦层(112)在沟道层(111)上形成，第一阳极(12)在阻拦层(112)上形成，第一阴极(13)在沟道层(111)上形成且位于沟道层(111)的一侧，第一阴极(13)的内侧与二维电子气(113)及阻拦层(112)连接；横向整流器(20)包括第二阳极(14)及第二阴极(15)，第二阴极(15)在沟道层(111)上形成且位于与第一阴极(13)相对的一侧，第二阴极(15)的内侧与阻拦层(112)连接，该第二阳极(14)分别形成于该第一阳极(12)的一端、该第二阴极(15)以及该第一阳极(12)的该端与该第二阴极(15)之间的阻拦层(112)上；第一带隙小于第二带隙。该方案可记忆光照行为。

兼具数据分析功能的存储器-202010416475.4
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摘要：兼具数据分析功能的存储器是对分布式模式处理器的拓展，它根据输入的关键词对自身存储的用户数据进行本地检索。该存储器含有多个存储处理单元，每个存储处理单元都含有一个包括字符串匹配电路的模式处理电路和至少一个存储至少部分用户数据的三维存储（3D‑M）阵列。模式处理电路中的所有晶体管均位于一半导体衬底中；3D‑M阵列中的所有存储元均不位于任何半导体衬底中。

半导体器件及其制造方法-202110047836.7
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摘要：本发明提供一种半导体器件及其制造方法，半导体器件包括：半导体衬底，所述半导体衬底内具有浅沟槽及所述浅沟槽限定的有源区，在沿预设方向上，所述浅沟槽具有交替排布的第一区域及第二区域，所述第一区域的宽度大于所述第二区域的宽度；浅沟槽隔离结构，填充在所述浅沟槽内，在所述第一区域，所述浅沟槽隔离结构至少包括依次设置的第一填充层及第二填充层，其中，所述第二填充层为低K介质层，在所述第二区域，所述浅沟槽隔离结构至少包括所述第一填充层。本发明优点是，利用第二填充层(低K介质材料)的隔离作用而阻挡电子的流通，从而避免了寄生电容的产生，从而避免了漏电流的产生，大大提高了半导体器件的电学性能，提高半导体器件的良率。

单晶半导体结构的裸片上形成-202210925717.1
发明人： J·B·赫尔;A·A·卡恩德卡尔;刘鸿威;S·查杰德 -专利权人：美光科技公司
申请日： 2022-08-03 - 公布日： 2023-04-04 - 主分类号： H01L27/105
摘要：本申请涉及单晶半导体结构的裸片上形成。在一些实例中，半导体材料层可沉积在存储器单元的一或多个叠组上方并且被划分成一组贴片。可基于几乎或部分地熔化所述半导体材料而形成每个贴片的相应结晶布置，使得成核位点保持在所述半导体材料中，相应结晶布置可从所述成核位点生长。晶体管的沟道部分可至少部分地通过掺杂所述半导体材料的所述结晶布置的区来形成。因此，所述存储器单元的操作可由下部电路系统(例如，至少部分地由结晶半导体衬底的掺杂部分形成)和上部电路系统(例如，至少部分地由半导体的沉积在所述存储器单元上方并且以原位结晶布置形成的掺杂部分形成)支持。

电池管理芯片封装方法、芯片、系统及电子设备-202211480227.1
发明人：李杰;杨小华 -专利权人：深圳市创芯微微电子有限公司
申请日： 2022-11-24 - 公布日： 2023-03-31 - 主分类号： H01L27/105
摘要：本发明公开了电池管理芯片封装方法、芯片、系统及电子设备。该电池管理芯片封装方法，包括：在晶圆上加工至少两个电池管理单元，每一电池管理单元包括开关晶体管，相邻两个电池管理单元中的开关晶体管并联；对晶圆进行划片处理，获取目标裸片，每一目标裸片包括至少一个电池管理单元；对每一目标裸片进行封装处理，获取电池管理芯片。本技术方案能够降低并联后的两个电池管理单元的内阻，进而减少并联后的两个电池管理单元的散热，提高并联后的两个电池管理单元的效率，进而提高电源管理芯片的工作效率。

半导体结构和半导体结构的制备方法-202110996603.1
发明人：沈宇桐 -专利权人：长鑫存储技术有限公司
申请日： 2021-08-27 - 公布日： 2023-03-24 - 主分类号： H01L27/105
摘要：本申请实施例涉及半导体领域，提供一种半导体结构及其制备方法，其中，半导体结构包括：衬底，衬底包括核心区以及外围区，且核心区的衬底内具有第一栅极，核心区的第一栅极相对两侧的衬底内具有第一掺杂区，衬底暴露出第一掺杂区的顶面，第一掺杂区的顶面具有介质层；外围区的衬底上具有第二栅极，外围区的第二栅极相对两侧的衬底内具有第二掺杂区；第一导电柱，所述第一导电柱位于所述第一掺杂区内，且凸出于所述衬底表面；第二导电柱，第二导电柱位于第二掺杂区内，且凸出于衬底表面，且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度，可以解决现有半导体结构结深变浅，接触通孔过深导致的衬底漏电过大的问题。

一种铁电存储器及电子设备-202080103171.0
发明人：秦健鹰;杨喜超;李小波;胡小剑 -专利权人：华为技术有限公司
申请日： 2020-11-30 - 公布日： 2023-03-24 - 主分类号： H01L27/10
摘要：一种铁电存储器(1)及电子设备，铁电存储器(1)包括：至少一个存储单元(10)；存储单元(10)包括：外侧电极(101)、中心电极(102)，以及铁电结构(103)；铁电结构(103)包括：铁电材料，以及在第一方向(F1)上贯穿铁电材料的通孔(U)；中心电极(102)为位于通孔(U)内的条状结构；外侧电极(101)包围部分铁电结构(103)；铁电结构(103)的初始电极化方向(T)为平行于第一平面的任一方向，第一平面为垂直于第一方向(F1)且穿过外侧电极(101)的平面。铁电存储器(1)将外侧电极(101)设置为包围部分铁电结构(103)，中心电极(102)位于铁电结构(103)的通孔(U)内，在铁电存储器(1)的制作过程中，只要使铁电结构(103)的初始极化方向(T)平行于第一平面即可，无需精确设计和计算铁电材料的极化方向和微纳加工方向，对加工精度的要求较低，制作工艺的难度较小。

电介质界面中具有电荷俘获的紧凑型非易失性存储器器件-201711106086.6
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-11-10 - 公布日： 2023-02-03 - 主分类号： H01L27/105
摘要：本申请涉及电介质界面中具有电荷俘获的紧凑型非易失性存储器器件。每个存储器单元是在电介质界面中具有电荷俘获的类型，并且包括可由埋置在衬底中的垂直选择晶体管选择并且包括埋置的选择栅极的状态晶体管。存储器单元的列包括双生存储器单元对。双生存储器单元对中的两个选择晶体管具有共同的选择栅极，并且双生存储器单元对中的两个状态晶体管具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括电介质区域，电介质区域位于控制栅极和衬底之间并且与共同的选择栅极重叠，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。

半导体器件-202210793148.X
发明人：李义福;金洛焕;金完敦;卢宣颖;张瀚珉 -专利权人：三星电子株式会社
申请日： 2022-07-05 - 公布日： 2023-01-13 - 主分类号： H01L27/105
摘要：一种半导体器件，包括：下部结构，包括衬底；第一互连层，在下部结构上沿第一方向延伸并且包括第一金属；第一通路，与第一互连层的上表面的一部分接触并且包括第二金属；第二通路，与第一通路的上表面的至少一部分接触，并且具有比第一通路的最大宽度窄的最大宽度；以及第二互连层，连接到第二通路并在第二方向上延伸。第一互连层具有倾斜侧表面，在第一互连层的倾斜侧表面中第一互连层的宽度朝向第一互连层的上部区域变窄，并且第一通路具有倾斜侧表面，在第一通路的倾斜侧表面中第一通路的宽度朝向第一通路的上部区域变窄。

一种二维互补型存储器及其制备方法-202110248345.9
发明人：王天宇;孟佳琳;何振宇;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2021-03-08 - 公布日： 2023-01-06 - 主分类号： H01L27/10
摘要：本发明属于半导体技术领域，具体为一种二维互补型存储器及其制备方法。本发明二维互补型存储器包括：衬底；底电极阵列，包括多条沿第一方向延伸，沿第二方向排列的线状底电极；在底电极阵列上依次形成的第一BN二维材料层、石墨烯二维材料层、第二BN二维材料层；以及顶电极阵列，包括多条沿第二方向延伸，沿第一方向排列的线状顶电极，其中，所述第一方向与所述第二方向垂直。本发明采用独立的互补型存储器解决交叉阵列中的“潜行电流”问题，提高了材料的选择范围，同时全二维材料构建的范德瓦尔斯异质结作为互补型存储器的功能层，可缩减至原子级别的厚度，有效提高二维存储器的高密度集成能力。

半导体存储器件-202210670214.4
发明人：金坰甫;金贤贞;金颂 -专利权人：爱思开海力士有限公司
申请日： 2022-06-14 - 公布日： 2022-12-30 - 主分类号： H01L27/108
摘要：本公开涉及半导体存储器件。一种半导体存储器件包括：存储单元阵列，其包括字线叠置件，该字线叠置件包括垂直地叠置的字线；子字线驱动器块，其包括设置在字线叠置件的端部下方的子字线；其中，字线和子字线分别在彼此交叉的方向上延伸。

晶体管、存储器阵列及用于形成个别包括晶体管的存储器单元阵列的方法-202180030287.0
发明人： M·马里亚尼;G·塞尔瓦利 -专利权人：美光科技公司
申请日： 2021-03-25 - 公布日： 2022-12-30 - 主分类号： H01L27/108
摘要：本发明公开一种用于形成存储器单元阵列的方法，其包括在第一方向上的行中形成顶部源极/漏极区材料、底部源极/漏极区材料及垂直地介于所述顶部源极/漏极区材料与所述底部源极/漏极区材料之间的沟道区材料的线。所述线在第二方向上彼此间隔。所述顶部源极/漏极区材料、底部源极/漏极区材料及沟道区材料具有相应相对侧。相对于所述顶部源极/漏极区材料及所述底部源极/漏极区材料的相对侧在所述第二方向上横向凹入所述沟道区材料的相对侧以在所述行中的个别者中的所述沟道区材料的所述相对侧中形成一对横向凹槽。在形成所述对横向凹槽之后，在所述第二方向上图案化所述顶部源极/漏极区材料、所述沟道区材料及所述底部源极/漏极区材料的所述线以包括个别晶体管支柱。在所述第一方向上形成字线行，其个别可操作地在所述对横向凹槽中的所述支柱中的个别者的所述沟道区材料旁边且使所述个别行中的所述晶体管互连。本发明公开包含无关于方法的结构的其它实施例。

沿着有源区周围的四侧中的三侧具有导电材料的集成式组合件以及形成集成式组合件的方法-202180033389.8
发明人：杨立涛;S·普卢居尔塔;高云飞;S·D·唐;刘海涛 -专利权人：美光科技公司
申请日： 2021-04-23 - 公布日： 2022-12-30 - 主分类号： H01L27/108
摘要：一些实施例包含具有竖直延伸的有源区的阵列的集成式组合件。所述有源区中的每一个包含于四侧区域内。导电栅极材料经配置为第一导电结构。所述第一导电结构中的每一个沿着所述阵列的行延伸。所述第一导电结构包含沿着所述四侧区域中的每一个的四侧中的三侧的片段。第二导电结构在所述有源区下方且沿着所述阵列的列延伸。第三导电结构沿着所述阵列的行延伸且邻近于所述四侧区域的第四侧。存储元件与所述有源区耦合。一些实施例包含形成集成式组合件的方法。

动态随机存取存储器的存储单元及其形成方法-202211261401.3
发明人：华文宇;朱宏斌;江宁;丁潇 -专利权人：芯盟科技有限公司
申请日： 2022-10-14 - 公布日： 2022-12-30 - 主分类号： H01L27/108
摘要：一种动态随机存取存储器的存储单元及其形成方法，其中存储单元包括：衬底，衬底包括沟道区；字线栅结构，字线栅结构覆盖沟道区部分表面；分别位于字线栅结构两侧沟道区内的第一源漏掺杂区和第二源漏掺杂区；电容结构，电容结构与第一源漏掺杂区连接，其中电容结构包括：与第一源漏掺杂区连接的导电支撑结构；位于导电支撑结构侧壁表面的第一电极层；位于第一电极层侧壁表面和导电支撑结构顶部表面的绝缘层；位于绝缘层侧壁表面和绝缘层顶部表面的第二电极层。由于第一源漏掺杂区通过导电支撑结构与第一电极层的侧壁表面连接，而第一电极层侧壁表面的面积较大，因此不需要形成小尺寸的金属硅化物层以降低接触电阻，进而能够有效降低工艺难度。

半导体结构及其形成方法-202211277299.6
发明人：杨谦 -专利权人：长鑫存储技术有限公司
申请日： 2022-10-18 - 公布日： 2022-12-27 - 主分类号： H01L27/108
摘要：本申请实施例提供一种半导体结构及其形成方法，该方法包括：提供基底，基底包括阵列区和外围区；在阵列区的基底上形成多个第一绝缘结构，在外围区的基底上形成第二绝缘结构；在相邻的第一绝缘结构中形成第一开口，第一开口暴露出第一绝缘结构的侧壁顶部；在第一开口的侧壁及底部，同时在第二绝缘结构上沉积牺牲层；在外围区的第二绝缘结构和牺牲层中，形成第二开口，其中，第二开口暴露出牺牲层的侧壁；至少在第一开口侧壁顶部的牺牲层的表面和第二开口侧壁的牺牲层的表面，形成保护层；去除第一开口底部的牺牲层；去除阵列区和外围区的保护层，以在所述阵列区和所述外围区分别形成第一接触孔和第二接触孔。

存储器件、半导体结构及其制造方法-201910755706.1
发明人：韩清华 -专利权人：长鑫存储技术有限公司
申请日： 2019-08-15 - 公布日： 2022-12-27 - 主分类号： H01L27/108
摘要：本公开是关于一种存储器件、半导体结构及半导体结构的制造方法，涉及半导体技术领域。该半导体结构包括半导体衬底、栅极、栅绝缘层、漏极、源极、介质层、位线和电容连接线。半导体衬底具有工作面和由工作面向内延伸的阱区，阱区具有源极部、漏极部以及分隔源极部和漏极部的沟槽。栅极设于沟槽内。栅绝缘层分隔于栅极和沟槽的内壁之间。漏极设于漏极部内，且由工作面向内延伸，漏极和阱区构成PN结。源极设于源极部内，且由工作面向内延伸，源极与阱区构成肖特基结。介质层覆盖工作面，且具有露出漏极部的第一接触孔和露出源极部的第二接触孔。位线填充于第一接触孔内。电容连接线填充于第二接触孔内。

半导体装置-201710541978.2
发明人：金大益;金奉秀;朴济民;黄有商 -专利权人：三星电子株式会社
申请日： 2017-07-05 - 公布日： 2022-12-27 - 主分类号： H01L27/108
摘要：提供了一种半导体装置，所述半导体装置包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及绝缘图案，位于位线结构与第一接触结构之间。第二接触结构覆盖位线结构的顶表面的至少一部分。绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起。突起沿与基底的顶表面平行的第一方向突出。

存储器结构及其制造方法-202010457625.6
发明人：蔡镇宇 -专利权人：南亚科技股份有限公司
申请日： 2020-05-26 - 公布日： 2022-12-27 - 主分类号： H01L27/108
摘要：本发明提供一种存储器结构及其制造方法。所述存储器结构包括电容器以及晶体管。晶体管设置在电容器上方，且与电容器电性连接。所述晶体管包括第一源极/漏极层、沟道柱、栅极、栅介电层、掺杂层、间隔层以及第二源极/漏极层。第一源极/漏极层与电容器电性连接。沟道柱设置在第一源极/漏极层上。栅极设置在沟道柱的侧壁上。栅介电层设置在栅极与沟道柱之间。掺杂层设置在沟道柱的侧壁上，且位于栅极上方。间隔层设置在栅极与第一源极/漏极层之间以及栅极与掺杂层之间。第二源极/漏极层设置在沟道柱上或沟道柱中。第一源极/漏极层与第二源极/漏极层为第一导电类型，且掺杂层为第二导电类型。

存储器及其制作方法、存储器系统-202211227337.7
发明人：蔡志勇;张子玉;潘杰;罗兴安;周毅 -专利权人：长江存储科技有限责任公司
申请日： 2022-10-09 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：本公开实施例公开了一种存储器及其制作方法、存储器系统，所述存储器的制作方法包括：提供半导体层，所述半导体层中设置有多个晶体管单元，所述晶体管单元包括沿第一方向呈对称分布的第一晶体管和第二晶体管；所述第一晶体管和第二晶体管均包括沿所述第一方向延伸的半导体主体、覆盖所述半导体主体的一个侧面的栅极结构以及分别在所述半导体主体沿所述第一方向上两个端部处的第一电极和第二电极；所述第一方向为所述半导体层的厚度方向；在所述半导体层上利用沉积工艺沉积金属化合物材料层；去除部分金属化合物材料层，形成多个连接结构；每个连接结构与一个第一电极连接；在所述连接结构上形成存储结构。

半导体器件及其制作方法以及存储器系统-202211228114.2
发明人：王言虹;刘威;黄诗琪;刘雅琴 -专利权人：长江存储科技有限责任公司
申请日： 2022-10-09 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：本公开实施例公开了一种半导体器件及其制作方法以及存储器系统，所述半导体器件包括：第一半导体结构，包括晶体管、第一电容以及第二电容；其中，所述第一电容位于所述晶体管的一端，所述第一电容中的一个电极与所述晶体管的漏极耦接；所述第一电容被配置为存储数据的电容，所述第二电容被配置为CMOS控制电路中的电容。

半导体结构及其形成方法和三维存储器-202211154968.0
发明人：邵光速 -专利权人：长鑫存储技术有限公司
申请日： 2022-09-21 - 公布日： 2022-12-23 - 主分类号： H01L27/108
摘要：该发明公开了一种半导体结构极其形成方法和三维存储器，所述半导体结构包括：基底，基底具有读取字线和读取位线；读取晶体管，读取晶体管包括第一沟道层和第一栅极层，第一沟道层至少由第一栅极层底部到顶部方向部分包围第一栅极层，读取晶体管分别与读取字线和读取位线耦合；写入位线和写入字线；写入晶体管，写入晶体管包括第二沟道层且位于读取晶体管上，写入字线至少由第二沟道层侧壁方向部分包围第二沟道层，写入晶体管分别与写入字线、写入位线和第一栅极层耦合。根据本发明的半导体结构，增加了沟道有效面积，控制能力增强，集成度高，有利于实现进一步微缩。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]半导体集成电路无效

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