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[实用新型]集成电路-CN202320055034.5有效
发明人： C·A·苏亚雷斯·塞戈维亚;D·帕克;C·特鲁伊勒;A·马勒布;S·尼埃尔 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2023-01-09 - 公布日： 2023-10-27 - 主分类号： H01L23/00 文献下载
摘要：本公开涉及集成电路。一种集成电路，包括：半导体衬底；所述半导体衬底中的电有源区域；以及导热保护结构，所述导热保护结构围绕所述电有源区域在所述集成电路的边界处延伸。由此，提供了改进的集成电路。
集成电路

[发明专利]用于编程分裂栅极存储器单元的方法和对应的存储器器件-CN201910073190.2有效
发明人： F·拉罗萨;M·曼泰利;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2019-01-25 - 公布日： 2023-08-25 - 主分类号： G11C16/04 文献下载
摘要：本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
用于编程分裂栅极存储器单元方法对应器件

[发明专利]具有在FDSOI衬底中形成的垂直选择栅极的存储器单元-CN201910288732.8有效
发明人： A·雷尼耶;J-M·米拉贝尔;S·尼埃尔;F·拉罗萨 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-09-24 - 公布日： 2023-08-01 - 主分类号： G11C16/04 文献下载
摘要：本发明涉及一种形成于半导体衬底(SUB)中的存储器单元，包括在该衬底中所形成的沟槽(TR)中垂直延伸并且通过第一栅极氧化物层(D3)与该衬底隔离的选择栅极(SGC)；在该衬底上方延伸并且通过第二栅极氧化物层(D1)与衬底隔离的水平浮置栅极(FG)；和在该浮置栅极上方延伸的水平控制栅极(CG)，该选择栅极(SGC)覆盖该浮置栅极的侧面，该浮置栅极仅通过第一栅极氧化物层(D3)与该选择栅极隔开，并且仅通过第二栅极氧化物层与在该衬底中沿该选择栅极延伸的垂直沟道区域(CH2)隔开。
具有 fdsoi 衬底形成垂直选择栅极存储器单元

[发明专利]具有垂直结构电容元件的集成电路及其制造方法-CN202310448658.8在审
发明人： A·马扎基;A·雷尼耶;S·尼埃尔;Q·休伯特;T·卡鲍特 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-08-27 - 公布日： 2023-07-14 - 主分类号： H10B41/30 文献下载
摘要：本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
具有垂直结构电容元件集成电路及其制造方法

[发明专利]从半导体衬底晶片制造集成电路的方法-CN202310028099.5在审
发明人： C·A·苏亚雷斯·塞戈维亚;D·帕克;C·特鲁伊勒;A·马勒布;S·尼埃尔 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2023-01-09 - 公布日： 2023-07-11 - 主分类号： H01L21/78 文献下载
摘要：本公开涉及从半导体衬底晶片制造集成电路的方法。集成电路由半导体衬底晶片支撑。每个集成电路包括电有源区域。沿着划片路径在各种集成电路的有源区域周围形成导热保护结构。保护结构位于集成电路的电有源区域和划片路径的激光烧蚀区域之间。集成电路的分离通过沿着划片路径来划片半导体衬底晶片来执行。用于划片的工艺包括在激光烧蚀区域中执行激光烧蚀，然后执行蚀刻或物理划片中的一项。
半导体衬底晶片制造集成电路方法

[发明专利]单独地读出可访问的配对存储器单元-CN201910456430.7有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-04-23 - 公布日： 2023-05-12 - 主分类号： G11C16/04 文献下载
摘要：本发明的各个实施例涉及单独地读出可访问的配对存储器单元。本发明涉及一种在半导体衬底上的非易失性存储器(MA2)，其包括：第一存储器单元，其包括浮置栅极晶体管(TRi,j)和具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)；第二存储器单元(Ci,j+1)，其包括浮置栅极晶体管(TRi,j+1)和具有与第一存储器单元的选择晶体管相同的控制栅极(CSG)的选择晶体管(ST)，第一位线(RBLj)，耦合至第一存储器单元的浮置栅极晶体管(TRi,j)，以及第二位线(RBLj+1)，耦合至第二存储器单元(Ci,j+1)的浮置栅极晶体管(TRi,j+1)。
单独读出访问配对存储器单元

[发明专利]具有垂直结构电容元件的集成电路及其制造方法-CN201810981962.8有效
发明人： A·马扎基;A·雷尼耶;S·尼埃尔;Q·休伯特;T·卡鲍特 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-08-27 - 公布日： 2023-05-12 - 主分类号： H10B41/30 文献下载
摘要：本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
具有垂直结构电容元件集成电路及其制造方法

[发明专利]电介质界面中具有电荷俘获的紧凑型非易失性存储器器件-CN201711106086.6有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-11-10 - 公布日： 2023-02-03 - 主分类号： H01L27/105 文献下载
摘要：本申请涉及电介质界面中具有电荷俘获的紧凑型非易失性存储器器件。每个存储器单元是在电介质界面中具有电荷俘获的类型，并且包括可由埋置在衬底中的垂直选择晶体管选择并且包括埋置的选择栅极的状态晶体管。存储器单元的列包括双生存储器单元对。双生存储器单元对中的两个选择晶体管具有共同的选择栅极，并且双生存储器单元对中的两个状态晶体管具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括电介质区域，电介质区域位于控制栅极和衬底之间并且与共同的选择栅极重叠，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。
电介质界面具有电荷俘获紧凑型非易失性存储器器件

[发明专利]包含非自对准水平和垂直控制栅极的存储器单元-CN201810150720.4有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
包含对准水平垂直控制栅极存储器单元

[发明专利]具有改进的电阻区域的集成电路-CN201710772702.5有效
发明人： B·弗罗门特;S·尼埃尔;A·雷尼耶;A·马扎基 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2017-08-31 - 公布日： 2021-11-12 - 主分类号： H01L23/64 文献下载
摘要：本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。
具有改进电阻区域集成电路

[实用新型]集成电路-CN202021900502.7有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2020-09-03 - 公布日： 2021-08-27 - 主分类号： H01L21/822 文献下载
摘要：本公开涉及集成电路。集成电路包括：半导体衬底；覆盖半导体衬底的绝缘层；覆盖绝缘层的第一导电类型的半导体层，半导体层包括纵向长度；覆盖半导体层、彼此间隔开的多个突起区域。多个突起区域中的每一个包括与半导体层的纵向长度相等的纵向长度。集成电路还包括在半导体层中的PN结序列，其中每个PN结位于相关联的突起区域的边缘处并从半导体层的上表面竖直延伸到绝缘层。根据本公开的集成电路减少了寄生PN结的影响以及二极管特性的不可预测性。
集成电路

[发明专利]用于非易失性存储器的二极管阵列的制造方法及对应器件-CN201611240241.9有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体（鲁塞）公司
申请日： 2016-11-23 - 公布日： 2021-07-20 - 主分类号： H01L27/11568 文献下载
摘要：本申请涉及用于非易失性存储器的二极管阵列的制造方法及对应器件。二极管阵列包括在第一方向上按列并且在与所述第一方向正交的第二方向上按行设置的二极管矩阵层面。所述二极管包括第一导电类型的阴极区域和第二导电类型的阳极区域，所述阴极区域和阳极区域重叠并且设置在位于半导体衬底的顶部上的绝缘层上。
用于非易失性存储器二极管阵列制造方法对应器件

[实用新型]集成电路-CN202021750350.7有效
发明人： A·马扎基;A·雷尼耶;S·尼埃尔 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2020-08-20 - 公布日： 2021-03-09 - 主分类号： H01L21/82 文献下载
摘要：在此公开了一种集成电路，包括：半导体衬底；电容器，包括：衬底中的第一阱，形成电容器第一板；垂直延伸到第一阱中的第一沟槽，其包括通过第一绝缘层与第一阱绝缘的第一中心导体；衬底第一阱上的顶表面上有第一厚度的第二绝缘层；和第二绝缘层上的电连接第一中心导体的第一导电材料层，其和第一中心导体形成电容器第二板；和存储器单元，包括：衬底中的第二阱；垂直延伸到第二阱中的第二沟槽，其包括通过第三绝缘层与第二阱绝缘的第二中心导体，其形成存储器单元的存取晶体管的栅极电极；衬底第二阱上的顶表面上的第四绝缘层，其有小于第一厚度的第二厚度；和第四绝缘层上的第二导电材料层，其形成存储器单元的浮置栅极晶体管的浮置栅极电极。
集成电路

[发明专利]形成半导体器件的结构和方法-CN202010915312.0在审
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2020-09-03 - 公布日： 2021-03-05 - 主分类号： H01L21/822 文献下载
摘要：本公开涉及形成半导体器件的结构和方法。根据本发明的一个实施例，制造半导体器件的方法包括同时蚀刻半导体层和导电层来形成被设置在绝缘层的自对准二极管区域，其中半导体层具有第一导电类型。方法还包括穿过掩模层的第一开口进行蚀刻，以在半导体层上形成第一注入表面，并在半导体层之上形成包括导电层的导电材料的多个突起区域。方法还包括使用多个突起区域作为第一注入掩模的一部分，执行将具有第二导电类型的掺杂剂注入半导体层中的第一注入，以在半导体层中形成PN结序列，PN结序列形成二极管。二极管从半导体层的上表面竖直延伸至绝缘层。
形成半导体器件结构方法

[发明专利]共集成的垂直构造的电容性元件以及制造过程-CN202010843230.X在审
发明人： A·马扎基;A·雷尼耶;S·尼埃尔 -专利权人：意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2020-08-20 - 公布日： 2021-02-26 - 主分类号： H01L21/82 文献下载
摘要：在此公开了共集成的垂直构造的电容性元件以及制造过程。在半导体衬底中形成第一阱和第二阱。分别在第一和第二阱中的第一和第二沟槽各自垂直延伸并且包括由第一绝缘层绝缘的中心导体。在半导体衬底的顶表面上形成第二绝缘层。选择性地减薄第二沟槽之上的第二绝缘层。多晶硅层被沉积在第二绝缘层上，并且然后被光刻图案化以形成：第一阱之上的第一多晶硅部分，其电连接到第一沟槽的中心导体以形成第一电容器板，第二电容器板由第一阱形成；以及第二阱之上的第二多晶硅部分，其形成存储器单元的浮置栅极晶体管的浮置栅极电极，存储器单元具有存取晶体管，存取晶体管的控制栅极由第二沟槽的中心导体形成。
集成垂直构造电容元件以及制造过程

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