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[发明专利]图形化掩膜层及其形成方法、存储器及其形成方法-CN201910496522.8在审
发明人：周震 -专利权人：长鑫存储技术有限公司
申请日： 2019-06-10 - 公布日： 2020-12-11 - 主分类号： H01L21/027 文献下载
摘要：一种图形化掩膜层及其形成方法，一种存储器及其形成方法，所述图形化掩膜层的形成方法包括：形成掩膜材料层；对所述掩膜材料层进行图形化，形成具有若干阵列分布的子掩膜图形的子掩膜层；去除位于所述子掩膜层边缘区域内的子掩膜图形；在剩余的各个所述子掩膜图形侧壁表面形成侧墙，以形成所述图形化掩膜层。上述方法降低了图形化掩膜层的形成难度。
图形化掩膜层及其形成方法存储器

[发明专利]半导体结构的形成方法-CN201410736243.1有效
发明人：张海洋;张城龙 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2014-12-04 - 公布日： 2019-05-28 - 主分类号： H01L21/033 文献下载
摘要：一种半导体结构的形成方法，包括：提供基底；在所述基底上形成初始掩膜层；对所述初始掩膜层进行掺杂处理，将初始掩膜层转化为掺杂掩膜层；在所述掺杂掩膜层表面形成具有第一开口的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺沿第一开口刻蚀所述掺杂掩膜层，形成贯穿掺杂掩膜层的第二开口，且所述干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率；去除所述第一图形层。本发明干法刻蚀工艺对掺杂掩膜层的刻蚀速率大于对初始掩膜层的刻蚀速率，因此无需形成有机分布层，避免有机分布层材料残留问题，提高初始掩膜层以及第二开口的洁净度，提高形成的半导体结构良率。
半导体结构形成方法

[发明专利]一种单晶硅片掩膜制备方法-CN202211524992.9在审
发明人：张大荣;赵福祥;李宝磊;钱小波;王红娟 -专利权人：韩华新能源（启东）有限公司
申请日： 2022-11-30 - 公布日： 2023-05-02 - 主分类号： C30B33/00 文献下载
摘要：本发明涉及一种单晶硅片掩膜制备方法，包括：先对制绒后的单晶硅片的一面生长第一掩膜层，再在第一掩膜层上生长第二掩膜层，其中，第一掩膜层通过热氧方式生长，第二掩膜层通过PECVD方式生长，第一掩膜层和第二掩膜层的材质均为本发明提供的单晶硅片掩膜制备方法，先通过热氧方式对制绒后的单晶硅片的一面生长第一掩膜层，再在第一掩膜层上生长第二掩膜层，得到的掩膜层质量高，致密性与均匀性均好；用HF去掉掩膜层后硅片表面外观没有出现小黑点
一种单晶硅片掩膜制备方法

[发明专利]半导体结构及其形成方法-CN202010472422.4在审
发明人：程东向;曹恒;周朝锋;代洪刚;陈亮 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-05-29 - 公布日： 2021-12-03 - 主分类号： H01L27/11524 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：第一掩膜叠层中第二掩膜层的厚度小于第二掩膜叠层中第二掩膜层的厚度，且以垂直于掩膜叠层侧壁的方向为横向，第二掩膜叠层的横向尺寸大于第一掩膜叠层的横向尺寸；在掩膜叠层的侧壁上形成侧墙层；本发明实施例，去除所述第一掩膜叠层，以侧墙层和第二掩膜叠层为掩膜刻蚀控制栅材料层，形成位于第一控制栅极和第二控制栅极，在外围区中形成第二掩膜叠层和位于第二掩膜叠层侧壁上的侧墙层，以侧墙层和第二掩膜叠层为掩膜刻蚀控制栅材料层同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区和外围区中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN201910470609.8在审
发明人：纪世良;陈卓凡;张海洋 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-05-31 - 公布日： 2020-12-01 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底；形成具有掩膜开口的硬掩膜层，掩膜开口至少露出相邻两个伪栅结构所对应的栅极掩膜层顶部、以及与伪栅结构相邻层间介质层的部分顶部，掩膜开口的延伸方向垂直于伪栅结构的延伸方向；去除掩膜开口露出的栅极掩膜层；刻蚀掩膜开口露出的部分厚度层间介质层，形成凹槽，凹槽底部露出的层间介质层顶部与伪栅结构顶部齐平或者低于伪栅结构顶部；在凹槽和掩膜开口的侧壁上形成掩膜侧墙，沿垂直于伪栅结构的延伸方向，掩膜侧墙露出伪栅结构顶部，掩膜侧墙与硬掩膜层、剩余栅极掩膜层构成掩膜结构层；以掩膜结构层为掩膜去除凹槽底部露出的伪栅结构，形成沟槽。
半导体结构及其形成方法

[发明专利]改善硬掩膜刻蚀后均匀性的方法-CN202210702730.0在审
发明人：谢磊;何志斌;夏禹 -专利权人：上海华力集成电路制造有限公司
申请日： 2022-06-21 - 公布日： 2022-08-30 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种改善硬掩膜刻蚀后均匀性的方法，提供衬底，衬底上形成有自下而上依次叠加的第二氧化层、栅极、第一至三硬掩膜层；通过光刻和刻蚀打开第三硬掩膜层及其下方的第二、一硬掩膜层，使得部分栅极裸露，之后去除光刻胶层及抗反射涂层；以栅极相对于第二、三硬掩膜层的高选择比，刻蚀裸露的栅极形成凹槽，使得部分第一硬掩膜层上的第三硬掩膜层去除；以栅极相对于第三硬掩膜层的低选择比、第三硬掩膜层相对于第二硬掩膜层的高选择比，刻蚀第三硬掩膜层、第二硬掩膜层，使得剩余的第三硬掩膜层全部去除。本发明通过改变硬掩膜层的结构,并优化栅极刻蚀步骤中的选择比,改善了残留的硬掩膜层的负载差异。
改善硬掩膜刻蚀均匀方法

[发明专利]制造包括多孔电介质层的半导体器件的方法-CN202210531080.8在审
发明人：金钟天;李炫哲;金基正;申东辉;洪贤实 -专利权人：三星电子株式会社
申请日： 2022-05-16 - 公布日： 2023-03-14 - 主分类号： H01L21/768 文献下载
摘要：一种制造半导体器件的方法及由此制造的器件，所述方法包括：在衬底上顺序地堆叠层间绝缘层、多孔电介质层、第一掩膜层和第二掩膜层；蚀刻所述第二掩膜层以形成初步掩膜图案；蚀刻所述初步掩膜图案以形成第二掩膜图案；使用所述第二掩膜图案作为蚀刻掩膜来蚀刻所述第一掩膜层以形成第一掩膜图案；使用所述第一掩膜图案作为蚀刻掩膜来蚀刻所述多孔电介质层以形成凹槽；以及分别在所述凹槽中形成互连图案，其中，所述多孔电介质层包括SiOCH，并且所述第一掩膜层包括无碳氧化硅(SiO2)。
制造包括多孔电介质半导体器件方法

[发明专利]一种半导体器件及其制作方法-CN202110792961.0有效
发明人：王矿伟;杨清华;唐兆云;赖志国;吴明;王家友 -专利权人：苏州汉天下电子有限公司;绍兴汉天下微电子有限公司
申请日： 2021-07-14 - 公布日： 2021-09-24 - 主分类号： H01L21/02 文献下载
摘要：本发明实施例提供了一种半导体器件及其制作方法，该方法包括：在衬底上依次沉积第一掩膜层和第二掩膜层，对第一掩膜层和第二掩膜层进行刻蚀，形成暴露出衬底的凹槽，在凹槽暴露出的衬底以及第二掩膜层上形成金属层，并去除第一掩膜层、第二掩膜层以及第二掩膜层上的金属层，保留凹槽暴露出的衬底上的金属层。由于第一掩膜层和第二掩膜层是采用沉积工艺制作在衬底上的薄膜层，而并不是光刻胶层，因此，即便后续形成金属层的沉积工艺温度过高，也不会对第一掩膜层和第二掩膜层产生影响，即采用沉积工艺形成的第一掩膜层和第二掩膜层对金属层沉积温度要求不高，从而可以降低金属层的沉积难度。
一种半导体器件及其制作方法

[发明专利]半导体结构的制作方法及半导体结构-CN202110126271.1在审
发明人：夏军;宛强;徐朋辉;刘涛;李森;占康澍 -专利权人：长鑫存储技术有限公司
申请日： 2021-01-29 - 公布日： 2022-07-29 - 主分类号： H01L21/8242 文献下载
摘要：本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供衬底，衬底具有外围区和阵列区；在衬底上堆叠形成绝缘层和具有掩膜图形的掩膜层；以掩膜层为掩膜刻蚀绝缘层，以在阵列区形成贯穿绝缘层的接触孔，接触孔形成之后，保留掩膜层，在垂直于衬底表面的方向上，外围区的掩膜层与阵列区的掩膜层存在厚度差；形成第一材料层，第一材料层至少覆盖阵列区的掩膜层表面和接触孔表面；形成第二材料层，第二材料层位于第一材料层上；以第二材料层为掩膜，刻蚀部分掩膜层，以降低外围区的掩膜层与阵列区的掩膜层的厚度差；去除剩余的第二材料层、剩余的掩膜层和剩余的掩膜层上的第一材料层。
半导体结构制作方法

[发明专利]MRAM器件的制造方法-CN201910407222.8有效
发明人：杨成成;刘瑞盛 -专利权人：中电海康集团有限公司;浙江驰拓科技有限公司
申请日： 2019-05-16 - 公布日： 2023-04-07 - 主分类号： H10N50/10 文献下载
摘要：本发明提供一种MRAM器件的制造方法，包括：在底电极上依次形成MTJ元件层、第一硬掩膜层和第二硬掩膜层；图形化第二硬掩膜层，依次刻蚀第二硬掩膜层及第一硬掩膜层；去除剩余的第二硬掩膜层；沉积一保护层，所述保护层覆盖剩余的第一硬掩膜层的侧壁和表面以及MTJ元件层的表面；对保护层进行刻蚀，只保留覆盖于剩余的第一硬掩膜层的侧壁的保护层；以剩余的第一硬掩膜层及其侧壁的保护层为硬掩膜，刻蚀MTJ元件层，得到MTJ预制件；去除覆盖于剩余的第一硬掩膜层的侧壁的保护层；以剩余的第一硬掩膜层为硬掩膜，刻蚀MTJ预制件，得到与剩余的第一硬掩膜层的侧壁平齐的MTJ元件。
mram 器件制造方法

[发明专利]一种刻蚀用掩膜组及应用其的衬底刻蚀方法-CN201410639922.7有效
发明人：李宗兴 -专利权人：北京北方华创微电子装备有限公司
申请日： 2014-11-13 - 公布日： 2018-07-06 - 主分类号： H01L21/02 文献下载
摘要：本发明提供的刻蚀用掩膜组及应用其的衬底刻蚀方法，其包括采用光刻胶材料制作的第一掩膜层，以及采用可提高相对于衬底的刻蚀选择比的材料制作第二掩膜层，其中，第一掩膜层设置在衬底的表面上；第二掩膜层设置在第一掩膜层上；第一掩膜层和第二掩膜层各自的图形底部宽度被设置为：第一掩膜层和第二掩膜层之间的预设连线的倾斜角度与第一掩膜层的固定倾斜角度一致。本发明提供的刻蚀用掩膜组，其可以达到改善衬底的图形形貌的目的。
掩膜层衬底刻蚀掩膜组光刻胶材料刻蚀选择比角度一致图形形貌连线预设应用制作

[发明专利]用于制造半导体集成电路器件的方法-CN200710148554.6无效
发明人：郑丞弼;金东灿;姜昌珍;朴兴植 -专利权人：三星电子株式会社
申请日： 2007-08-29 - 公布日： 2008-03-05 - 主分类号： H01L21/00 文献下载
摘要：所述制造半导体集成电路器件的方法包括：在基层上形成硬掩膜层；在第一方向上在硬掩膜层上形成线牺牲硬掩膜层；在线牺牲硬掩膜层图案上涂覆高分子有机材料层；在第二方向上对高分子有机材料层和线牺牲硬掩膜层图案形成图案；形成矩阵牺牲硬掩膜层图案；通过使用矩阵牺牲硬掩膜层图案作为蚀刻掩膜来对硬掩膜层形成图案，从而形成硬掩膜层图案；以及通过使用硬掩膜层图案作为蚀刻掩膜来对基层形成图案，从而形成下部图案。
用于制造半导体集成电路器件方法

[发明专利]一种具有多层结构的掩膜板-CN202110455191.0在审
发明人：茆胜 -专利权人：睿馨（珠海）投资发展有限公司
申请日： 2021-04-26 - 公布日： 2021-07-30 - 主分类号： C23C14/04 文献下载
摘要：本发明涉及一种具有多层结构的掩膜板，所述掩膜板包括至少两层，并且具有至少一个开口；第一掩膜层与基板的距离小于第二掩膜层与基板的距离；所述第一掩膜层的开口横截面小于第二掩膜层的开口横截面；这样蒸发的材料通过所述第二掩膜层进入所述第一掩膜层有益效果是：本发明的掩膜板采用开口的入口大于出口的设计，能够有效减少蒸发材料的阴影效果；该掩膜板由于开口的设计，使得第二掩膜层可以做的比较厚，能够有效支撑第一掩膜层，所以能克服现有掩膜板的脆弱性和下垂问题
一种具有多层结构掩膜板

[发明专利]掩膜结构及其形成方法-CN202310730122.5在审
发明人：陈坤;唐星 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-16 - 公布日： 2023-09-05 - 主分类号： G03F1/70 文献下载
摘要：本公开是关于半导体技术领域，涉及一种掩膜结构及其形成方法，该形成方法包括：形成依次层叠分布的待图案化膜层、第一掩膜层、遮光层以及第一光阻层；在第一光阻层内形成第一显影区；在第一显影区对遮光层进行蚀刻，以形成露出第一掩膜层的第一掩膜图案；对第一掩膜图案内暴露出的第一掩膜层进行蚀刻，以形成多个间隔分布的第二掩膜图案；以第二掩膜图案为掩膜对待图案化膜层进行蚀刻，以形成目标掩膜图案，第一掩膜层与待图案化膜层的蚀刻选择比大于遮光层与待图案化膜层的蚀刻选择比本公开的形成方法可提高掩膜图案的分辨率。
膜结构及其形成方法

[发明专利]掩膜形成方法其形成用功能层、干蚀刻法及信息记录媒体制法-CN200410082651.6无效
发明人：大川秀一;服部一博;中田胜之;高井充 -专利权人： TDK股份有限公司
申请日： 2004-09-24 - 公布日： 2005-05-04 - 主分类号： C23F1/02 文献下载
摘要：本发明以提供可获得图形起伏小的掩膜形成方法为其目的，将磁性层(13)覆盖并形成具有非晶态构造的掩膜形成用功能层(14)，再将掩膜形成用功能层(14)覆盖形成掩膜形成用功能层(15)，然后，通过规定的处理在掩膜形成用功能层(15)上形成凹凸图形，从而在掩膜形成用功能层(14)上形成掩膜(M1)，通过使用掩膜(M1)对掩膜形成用功能层(14)进行干蚀刻、在掩膜形成用功能层(14)上形成凹凸图形(P3)，从而在磁性层(13)上形成掩膜(M2)。
形成方法用功蚀刻信息记录媒体制法