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[发明专利]双栅极场效应晶体管及其制造方法-CN200310121567.6有效
发明人： P·M·所罗门;K·K·钱;H·I·哈纳菲 -专利权人：国际商业机器公司
申请日： 2003-12-22 - 公布日： 2004-09-22 - 主分类号： H01L29/772 文献下载
摘要：一种双栅极场效应晶体管结构及其这种结构的形成方法，其中源/漏区下的寄生电容显著减少。在本发明中，提供自对准隔离区以减少DGFET结构中的寄生电容。此外，本发明密封了含Si沟道并使背栅极氧化到更大的程度，由此减小了更远结构的寄生电容。
栅极场效应晶体管及其制造方法

[发明专利]动态随机存储器单元结构-CN201511026453.2在审
发明人：杨光华;孔蔚然;杨光军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2015-12-31 - 公布日： 2016-03-16 - 主分类号： H01L27/108 文献下载
摘要：本发明公开了一种动态随机存储器单元结构，包括浮体NMOS管和寄生PN结电容；浮体NMOS管的源区、沟道区和漏区都形成于SOI衬底的顶层半导体层中，在沟道区的顶部形成有栅极结构；栅极结构和字线相连，漏区和位线相连；形成于SOI衬底的顶层半导体层中的第一P+区，第一P+区的第一侧和源区横向接触形成寄生PN结电容，第一P+区连接电容平板电极；利用SOI衬底的漏电小的特点，将寄生PN结电容作为存储单元。
动态随机存储器单元结构

[发明专利]SOI MOS晶体管-CN201210155009.0无效
发明人：李莹;毕津顺;罗家俊;韩郑生 -专利权人：中国科学院微电子研究所
申请日： 2012-05-17 - 公布日： 2012-09-19 - 主分类号： H01L29/78 文献下载
摘要：晶体管，包括：形状连续的器件有源区，形成于SOI衬底的SOI层中；栅极，跨器件有源区延伸；源区和漏区，分别位于栅极两侧的器件有源区中；体接触有源区，独立于器件有源区，并且通过不到底隔离电连接到栅极之下的沟道区本发明提供的SOI体接触MOS晶体管有利于抑制浮体效应，减小长沟道晶体管寄生电容和寄生电阻的影响，减小侧向泄漏电流。
soi mos 晶体管

[发明专利]一种槽型分裂栅集成沟道二极管的MOSFET器件-CN202210198141.3在审
发明人：陈伟中;牟柳亭;秦海峰 -专利权人：重庆邮电大学
申请日： 2022-03-02 - 公布日： 2022-06-03 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种槽型分裂栅集成沟道二极管的MOSFET器件，属于MOSFET器件技术领域。本发明公开了一种槽型分裂栅集成沟道二极管的MOSFET器件，通过在栅极下表面引入分裂栅和沟道MOS二极管：分裂栅屏蔽了栅极与漏极的耦合面积，大幅降低了器件的反馈电容和栅极电荷，提高器件的开关速度；与此同时，在反向恢复时，沟道二极管抑制了寄生PN结二极管的开启，大幅降低了寄生PN结二极管空穴的注入效率，从而降低了反向恢复电荷、反向峰值电流和反向恢复时间，最终改善了器件的反向恢复性能。因此，本发明的槽型分裂栅集成沟道二极管的MOSFET器件对于传统的MOSFET器件在开关性能和反向恢复性能方面进行了改善。
一种分裂集成沟道二极管 mosfet 器件

[发明专利]一种围栅器件及其制造方法-CN202211520488.1在审
发明人：姚佳欣;魏延钊;曹磊;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。
一种器件及其制造方法

[发明专利]一种MOS场效应管及其制作方法-CN200510111432.0无效
发明人：伍宏;陈晓波 -专利权人：上海华虹NEC电子有限公司
申请日： 2005-12-13 - 公布日： 2007-06-20 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种MOS场效应管，该MOS场效应管多晶硅栅的宽度，从靠近硅区域与浅沟道隔离区域交界处的硅区域内的某处到硅区域与浅沟道隔离区域交界处线性地增加。本发明一种制作MOS场效应管的方法，首先，根据反窄沟道效应的严重程度，MOS场效应管的综合特性，定义该多晶硅栅形状改变的几何参数；其次，根据第一步中确定的几何参数改变版图。本发明在通过线性增加场效应管边缘的多晶硅栅的宽度，等效于增加“寄生晶体管”的沟道长度，降低其漏电流并提高“寄生晶体管阈值电压，从而降低总晶体管的漏电流并提高总晶体管的阈值电压。从而改善MOS场效应管反窄沟道效应引起的阈值电压下降的问题。
一种 mos 场效应及其制作方法

[发明专利]具有用于减小寄生电容的附加底部沟道的全环绕栅极(GAA)晶体管和制造方法-CN202180036833.1在审
发明人：袁骏;P·冯;S·S·宋;K·雷姆 -专利权人：高通股份有限公司
申请日： 2021-04-28 - 公布日： 2023-02-03 - 主分类号： B82Y10/00 文献下载
摘要：具有用于减小寄生电容的附加底部沟道(234)的全环绕栅极(GAA)晶体管(200)及其制造方法，包括被定位在源极区域(230)与漏极区域(232)之间的一个或多个沟道(210)。可以是纳米线或纳米板半导体的一个或多个沟道被栅极材料(212)围绕。GAA晶体管还包括附加半导体沟道(234)，附加半导体沟道(234)在GAA晶体管中的栅极材料的底部区段与绝缘体上硅(SOI)衬底(218，220)之间。有时被称为底部沟道的该附加沟道可以比GAA晶体管中的其他沟道薄，并且可以具有小于其长度的厚度。
具有用于减小寄生电容附加底部沟道环绕栅极 gaa 晶体管制造方法

[发明专利]一种半导体器件及其制备方法-CN202310707780.2在审
发明人：高建峰;李俊杰;周娜;刘卫兵;杨涛;李俊峰;罗军 -专利权人：中国科学院微电子研究所
申请日： 2023-06-14 - 公布日： 2023-09-08 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法，包括衬底、纳米片沟道、金属栅、源漏区和绝缘介质层，其中，所述纳米片沟道位于所述衬底的上方，所述金属栅环绕所述纳米片沟道，所述源漏区与所述纳米片沟道连接，所述绝缘介质层位于所述衬底与所述源漏区、所述纳米片沟道之间。本发明通过增加源漏区硅的刻蚀，形成源漏贯穿的沟槽，然后在沟槽中填充绝缘介质材料，形成沟道底部及源漏底部的完全隔离，从根本上消除了源漏之间的衬底寄生沟道及沟道漏电。
一种半导体器件及其制备方法

[发明专利]一种耐高压的HEMT器件及制备方法-CN201910340032.9在审
发明人：钟敏;程海英;刘煦冉;宋东波;钟晓伟;张晓洪;史田超;史文华;袁松;章学磊 -专利权人：芜湖启迪半导体有限公司
申请日： 2019-04-25 - 公布日： 2019-08-02 - 主分类号： H01L29/06 文献下载
摘要：本发明适用于半导体器件技术领域，提供了一种耐高压的HEMT器件及制备方法，HEMT器件从下至上依次包括：衬底；缓冲层；沟道层；势垒层，势垒层与沟道层形成异质结，且势垒层的禁带宽度大于沟道层的禁带宽度；源极、栅极及漏极，在栅极和漏极之间的势垒层内形成至少一个氟离子注入区，通过氟离子的强负电性调制沟道2DEG，使得2DEG的浓度分布从沿栅极到漏极的方向逐渐减小。通过氟离子注入方式来调节2DEG的浓度，可以有效的缓解HEMT器件在高源漏电压工作状态下的电场集中效应，与场板技术相比，避免了栅源寄生电容和寄生电阻的引入，且工艺简单。
势垒层氟离子沟道层漏极耐高压禁带制备半导体器件技术电场集中效应场板技术寄生电容寄生电阻浓度分布源漏电压逐渐减小负电性缓冲层异质结注入区衬底沟道源极栅源调制引入缓解

[发明专利]半导体器件及其制造方法-CN201010223868.X有效
发明人：朱慧珑;尹海洲;骆志炯 -专利权人：中国科学院微电子研究所
申请日： 2010-07-01 - 公布日： 2012-01-11 - 主分类号： H01L29/78 文献下载
摘要：该半导体器件包括：衬底；鳍片，位于所述衬底上，所述鳍片具有相对分布的一对第一侧面和一对第二侧面，所述第一侧面和第二侧面相邻；以及一对栅极区，位于所述衬底上并且分别与所述鳍片的第一侧面相邻接；其中，所述鳍片包括：一对沟道区，位于所述鳍片中并且与所述栅极区相邻地分布，源/漏区，与所述沟道区和鳍片的第二侧面相接，以及晕圈超陡倒退阱区，其被所述沟道区和源/漏区所环绕。该半导体器件同时具备FinFET器件及平面MOSFET器件的优点，即，既能有效控制短沟道效应，又能减小寄生电阻和寄生电容。
半导体器件及其制造方法

[实用新型]一种逆变电路-CN201821195055.2有效
发明人：李清明;陈前;欧勇江 -专利权人：广州穗顿电子科技有限公司
申请日： 2018-07-26 - 公布日： 2019-05-14 - 主分类号： H02M7/537 文献下载
摘要：包括第一负载晶体管、第一驱动晶体管、第二负载晶体管、第二驱动晶体管和输出电感，第一负载晶体管和第二负载晶体管为N型MOS管，第一驱动晶体管和第二驱动晶体管为P型MOS管，第一驱动晶体管和第二驱动晶体管的沟道区域设置有空间电荷捕捉单元在驱动晶体管的沟道区域设置有空间电荷捕捉单元，能够捕获驱动晶体管空间电荷通过捕获沟道区中的电荷并控制寄生电容，可以将寄生电容的功耗降低到零，空间电荷捕捉单元使得空穴电流可以作为栅电压，可以控制并且在低温下发生的与静电现象不同的沟道电流的阻塞现象
驱动晶体管负载晶体管空间电荷捕捉单元沟道区域寄生电容逆变电路捕获本实用新型功耗降低沟道电流静电现象空穴电流输出电感沟道区栅电压电荷阻塞

[发明专利]具有富锗沟道区的降低泄漏的晶体管-CN202111084347.5在审
发明人： G.A.格拉斯;K.贾姆布纳坦;A.S.墨菲;C.S.莫哈帕特拉;S.金;姜俊成 -专利权人：英特尔公司
申请日： 2015-12-24 - 公布日： 2021-12-24 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及具有富锗沟道区的降低泄漏的晶体管。公开了用于制造配置有降低寄生泄漏（即通过与晶体管相关联的源极区和漏极区之间的底层衬底的一部分的电流泄漏）的子鳍绝缘层的半导体晶体管器件的技术。通过制造衬底的子鳍区中的牺牲层在鳍的至少一个沟道区下面的晶体管来降低寄生泄漏。在处理期间，利用电介质材料整体或部分地去除并替换子鳍区中的牺牲层。该电介质材料增加鳍的对应源极和漏极部分之间的衬底的电阻率，因此降低寄生泄漏。
具有沟道降低泄漏晶体管

[发明专利]用于减小纳米线晶体管中的寄生电阻的触点技术和配置-CN201180076136.5有效
发明人： R·皮拉里塞泰;B·舒-金;W·拉赫马迪;V·H·勒;G·杜威;N·慕克吉;M·V·梅茨;H·W·田;M·拉多萨夫列维奇 -专利权人：英特尔公司
申请日： 2011-12-28 - 公布日： 2018-01-09 - 主分类号： H01L21/28 文献下载
摘要：本发明的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端
用于减小纳米晶体管中的寄生电阻触点技术配置

[发明专利]基于Simulink的多温度SiC MOSFET建模方法及系统-CN202310777654.4在审
发明人：兰欣;赵宁 -专利权人：山东大学
申请日： 2023-06-28 - 公布日： 2023-10-03 - 主分类号： G06F30/20 文献下载
摘要：的多温度SiC MOSFET建模方法及系统，涉及SiC MOSFET器件建模技术领域，方法包括：根据SiC MOSFET数据手册获取SiC MOSFET动静态特性曲线；依据SiC MOSFET特性曲线建立沟道电流模型、寄生电容模型、体二极管模型；根据沟道电流模型、寄生电容模型以及体二极管模型提取所需参数；采用SiC MOSFET等效电路模型在Simulink模型中建立SiC MOSFET模型。
基于 simulink 温度 sic mosfet 建模方法系统

[发明专利]有源矩阵型液晶显示装置-CN01112179.3有效
发明人：宫岛康志;古河雅行 -专利权人：三洋电机株式会社
申请日： 2001-03-28 - 公布日： 2001-10-31 - 主分类号： G09G3/36 文献下载
摘要：用矩形波的脉冲输入栅极电压时,由于栅极线和像素电极的寄生电容,栅极电压的后沿将发生使像素电极的电压变化的所谓的下降电压。本发明提供即使寄生电容大下降电压也小的液晶显示装置。图3(b)的波形可以通过例如减小栅极驱动器8的n沟道晶体管的沟道宽度而将最大电流值设定小而实现。
有源矩阵液晶显示装置