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[发明专利]晶体管沟道区域界面的钝化-CN201580083331.9有效
发明人： G.A.格拉斯;M.R.布拉齐尔;A.S.墨菲;T.加尼;O.Y.洛 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2022-04-26 - 主分类号： H01L29/78 文献下载
摘要：公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。例如，可以使用氧化铝（也被称为矾土）层来钝化其中沟道材料包含硅锗、锗或III‑V材料的沟道/栅极界面。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术还能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。
晶体管沟道区域界面钝化

[发明专利]显示面板-CN202211419048.7在审
发明人：李壮 -专利权人：武汉华星光电技术有限公司
申请日： 2022-11-14 - 公布日： 2023-02-03 - 主分类号： H01L27/12 文献下载
摘要：本申请提供一种显示面板，该显示面板包括基板和有源层，有源层包括沟道部和掺杂部，掺杂部设置于沟道部的沿第一方向的相对两侧，沟道部划分为中间区域和位于中间区域的沿第二方向的相对两侧的边缘区域，通过使沟道部在边缘区域的掺杂浓度大于中间区域的掺杂浓度，可以减小薄膜晶体管在边缘区域与中间区域的阈值电压的差异，避免在边缘区域处的寄生沟道提前开启，从而可以改善驼峰效应。
显示面板

[发明专利]自对准沟道掺杂抑制CMOS短沟道效应及其制备方法-CN201110206463.X无效
发明人：黄晓橹;毛刚;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-07-22 - 公布日： 2012-04-25 - 主分类号： H01L21/8238 文献下载
摘要：本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法解决了现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题，本发明实现了CMOS器件沟道区自对准掺杂，形成沟道下重掺杂埋层，而源漏区域不受影响，从而有效抑制短沟道效应，提升了器件的性能。
对准沟道掺杂抑制 cmos 效应及其制备方法

[发明专利]一种耐高压的HEMT器件及制备方法-CN201910340037.1在审
发明人：钟敏;程海英;刘煦冉;宋东波;钟晓伟;张晓洪;史田超;史文华;袁松;章学磊 -专利权人：芜湖启迪半导体有限公司
申请日： 2019-04-25 - 公布日： 2019-08-09 - 主分类号： H01L29/778 文献下载
摘要：本发明适用于半导体器件技术领域，提供了一种耐高压的HEMT器件，从下至上依次包括：衬底；缓冲层；沟道层；势垒层，势垒层与沟道层形成异质结，且势垒层的禁带宽度大于沟道层的禁带宽度；源极、栅极及漏极，在栅极和漏极之间的势垒层内形成有至少一个p型离子注入区，通过调节P型离子注入区调制沟道2DEG，使得2DEG的浓度分布从沿栅极到漏极的方向逐渐减小，但不完全耗尽。与现有的场板技术相比，避免了栅源寄生电容和寄生电阻的引入，且工艺简单；此外，通过离子注入的工艺来形成p型区对势垒层表面损伤较小，且缩短p型区与沟道层的距离，能有效提高调制效果。
沟道层势垒层漏极耐高压禁带调制半导体器件技术电场集中效应势垒层表面场板技术寄生电容寄生电阻浓度分布源漏电压逐渐减小缓冲层异质结衬底沟道源极栅源制备耗尽离子损伤引入缓解

[发明专利]一种高速的抗辐射加固深亚微米SOI器件结构及方法-CN202310287791.X在审
发明人：宋坤;王英民;曹磊;刘存生;陈宝忠;王小荷 -专利权人：西安微电子技术研究所
申请日： 2023-03-22 - 公布日： 2023-07-04 - 主分类号： H01L29/423 文献下载
摘要：器件结构及方法，包括设置于SOI衬底片顶层硅中的P阱，以及设置于P阱两侧的STI浅槽隔离区；所述P阱表面设置有厚栅氧化层和薄栅氧化层；所述厚栅氧化层和薄栅氧化层上设置有栅极；所述P阱表面和栅极两侧沿与沟道平行方向设置有N型LDD区；所述栅极的两侧设置有侧墙；所述侧墙两侧沿与沟道平行方向的N型重掺杂区设置有N型沟道SOI晶体管的源极和漏极；所述器件沿与沟道垂直方向两端的P型重掺杂区设置有N型沟道SOI晶体管的体引出极；本申请不需要增加额外的制造工序，结构中由于寄生栅下方介质厚度的增加，寄生栅电容显著降低，提高逻辑单元的工作速度，对抗辐射深亚微米集成电路性能的提升具有重要意义。
一种高速辐射加固微米 soi 器件结构方法

[发明专利]半导体结构及其形成方法-CN201911393147.0有效
发明人：王楠 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-12-30 - 公布日： 2023-09-12 - 主分类号： H01L21/28 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，去除基底上第一牺牲层的部分厚度的侧壁，使形成第一目标牺牲层沿所述沟道层的宽度方向上的底部尺寸小于沟道层的尺寸，并且，以包括所述第一目标牺牲层的沟道叠层为目标沟道叠层，形成横跨所述目标沟道叠层的伪栅层和位于所述伪栅层两侧的伪栅侧墙，去除所述伪栅层和与所述伪栅层交叠部分的第一目标牺牲层，形成栅极开口和与所述栅极开口连通的第一通道，从而在所述栅极开口和通道中形成栅极结构所述方法减小了在与所述伪栅层交叠部分的第一目标牺牲层的位置处形成的栅极结构的尺寸，使得位于此处的寄生MOS的尺寸也随之变小，进一步减小了该处的寄生MOS的影响，提高了器件的性能。
半导体结构及其形成方法

[实用新型]一种薄膜场效应晶体管和液晶显示器-CN201120262381.2有效
发明人：韩承佑 -专利权人：京东方科技集团股份有限公司
申请日： 2011-07-22 - 公布日： 2012-02-08 - 主分类号： H01L29/08 文献下载
摘要：薄膜场效应晶体管包括：栅极，源极和漏极；其中，源极和漏极中的其中一个的外形呈现凹多边形，该凹多边形包含有多个凹槽；另一个具有多个凸出部，且每一个凸出部能够延伸到对应的一个凹槽中；半导体薄膜，位于源极与漏极之间形成沟道由于源极和漏极之间互相交错，交错位置处通过沟道连接源极和漏极，延长了半导体薄膜的有效长度，因此有效地增大了沟道宽度，由于沟道采用的是半导体薄膜，因此沟道长度大为减小；漏极的面积因而缩小，使得漏极与栅极之间的寄生电容的有效面积减少，则寄生电容对于薄膜场效应晶体管的负面作用大为减少，保护了薄膜场效应晶体管的正常工作。
一种薄膜场效应晶体管液晶显示器

[发明专利]具有SiGe/Si沟道结构的功率沟槽MOSFET-CN200780032221.5有效
发明人：朴赞毫;王琦 -专利权人：飞兆半导体公司
申请日： 2007-08-14 - 公布日： 2009-08-19 - 主分类号： H01L29/80 文献下载
摘要：改善对瞬态电压的抗干扰性并减小寄生阻抗的装置、方法和处理。改善了对非钳制电感性切换事件的抗干扰性。例如，提供具有SiGe源极的沟槽栅功率MOSFET装置，其中，SiGe源极通过减小体或阱区域中的空穴电流来减小寄生npn晶体管增益，从而降低闭锁状态的可能性。例如，通过使用多晶SiGe栅可以减小寄生栅极阻抗。而且，通过在装置的栅极附近使用SiGe层可以减小沟道电阻，并且可以在沟道栅极之下形成厚氧化物区域以减小栅极至漏极电容。
具有 sige si 沟道结构功率沟槽 mosfet

[发明专利]超结器件及其制造方法-CN201610670810.7在审
发明人：曾大杰 -专利权人：深圳尚阳通科技有限公司
申请日： 2016-08-15 - 公布日： 2018-03-06 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种超结器件，包括由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；沟道区，缓冲层；漏区由缓冲层底部的半导体衬底组成；源区形成于沟道区表面；在各第二导电类型柱的底部的缓冲层表面形成有第一导电类型注入区，漂移区和沟道区以及第二导电类型柱形成寄生体二极管；第一导电类型注入区用于在寄生体二极管反向偏置时减少对缓冲层的耗尽，从而提高反向恢复的软度因子。
器件及其制造方法

[发明专利]一种高压p沟道HEMT器件-CN201910948360.7在审
发明人：罗谦;姜玄青;文厚东;孟思远 -专利权人：电子科技大学
申请日： 2019-10-08 - 公布日： 2020-01-07 - 主分类号： H01L29/06 文献下载
摘要：一种高压p沟道HEMT器件，属于半导体功率器件技术领域。鉴于在HEMT这类异质结器件上制备超结有较高的工艺难度，本发明针对p沟道HEMT器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的n型半导体条块，并将该n型半导体条块与栅极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽另一方面，由于与栅极连接的梳指状n型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
漂移区条块指状半导体功率器件器件击穿特性异质结器件表面制备超结结构电学连接高频特性工艺难度关断条件寄生电容寄生电阻较高电压栅极连接直流导通耗尽区超结导通沟道耐受耐压制备耗尽关联覆盖

[发明专利]一种高压n沟道HEMT器件-CN201910948506.8在审
发明人：罗谦;姜玄青;文厚东;孟思远 -专利权人：电子科技大学
申请日： 2019-10-08 - 公布日： 2020-01-07 - 主分类号： H01L29/778 文献下载
摘要：一种高压n沟道HEMT器件，属于半导体功率器件技术领域。鉴于在HEMT这类异质结器件上制备超结有较高的工艺难度，本发明针对n沟道HEMT器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的p型半导体条块，并将该p型半导体条块与栅极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽另一方面，由于与栅极连接的梳指状p型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
漂移区条块指状半导体功率器件器件击穿特性异质结器件表面制备超结结构电学连接高频特性工艺难度关断条件寄生电容寄生电阻较高电压栅极连接直流导通耗尽区超结导通沟道耐受耐压制备耗尽关联覆盖

[发明专利]一种半导体器件及其制备方法、电子设备-CN202111230264.2在审
发明人：李俊杰;罗军;王文武;杨涛;李永亮;周娜;高建峰;殷华湘;张静;洪欣 -专利权人：中国科学院微电子研究所
申请日： 2021-10-20 - 公布日： 2022-02-11 - 主分类号： H01L29/775 文献下载
摘要：本发明公开一种半导体器件及其制备方法、电子设备，涉及半导件技术领域，用于解决现有内侧墙对源漏间寄生电容的调控作用不明显，导致的源极和漏区之间的寄生电容过大的技术问题。所述半导体器件包括衬底，形成在所述衬底上的源区、漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接
一种半导体器件及其制备方法电子设备

[发明专利]一种半导体器件及其制造方法-CN202211497854.6在审
发明人：张青竹;殷华湘;曹磊;李恋恋;刘阳;姚佳欣;张亚东;许高博;张兆浩;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-21 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
一种半导体器件及其制造方法

[发明专利]补偿触摸板中的噪声的方法和装置-CN201110034313.5有效
发明人：卞山镐;崔伦竞 -专利权人：三星电子株式会社
申请日： 2011-02-01 - 公布日： 2011-08-10 - 主分类号： G06F3/041 文献下载
摘要：一种触摸屏系统包括：触摸屏面板，具有提供与电容变化对应的感测输出的感测沟道，所述电容变化与由连接到所述感测沟道的一个或多个感测单元检测的所施加的触摸输入相关联。当施加触摸输入时在所述感测沟道中累积寄生电容。所述触摸屏系统也包括触摸控制器，用于接收所述感测输出并且包括：噪声补偿块，被配置成生成用于补偿所述寄生电容的补偿电容，并且提供补偿输出；和信号转换单元，用于接收所述感测输出和所述补偿输出，并且生成被噪声补偿的感测输出
补偿触摸中的噪声方法装置

[发明专利]N沟道射频LDMOS器件及制造方法-CN201210536911.7有效
发明人：韩峰;李娟娟;慈朋亮 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-12-12 - 公布日： 2017-06-06 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种N沟道射频LDMOS器件，所述的N沟道射频LDMOS器件的漏区漂移区具有非均匀掺杂区，法拉第屏蔽结构分为上下两层，第一层法拉第屏蔽结构采用梳齿状或筛网状结构，不覆盖法拉第屏蔽结构的区域与所述非均匀掺杂区重合第一层法拉第屏蔽层使导通电阻、栅极与漏极间寄生电容及漏极与源极间寄生电容之间达到良好平衡，第二层法拉第屏蔽层进一步减少栅极与漏极间的寄生电容，器件的导通电阻、击穿电压和频率特性间可获得良好的平衡。本发明还公开了所述N沟道射频LDMOS器件的制造方法。
沟道射频 ldmos 器件制造方法