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[发明专利]一种半导体器件及其制造方法-CN202210167253.2在审
发明人：李永亮;赵飞;罗军;王文武 -专利权人：中国科学院微电子研究所
申请日： 2022-02-23 - 公布日： 2022-07-05 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。所述半导体器件包括：衬底、环栅晶体管和隔离层。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制备方法-CN202211501996.5在审
发明人：张青竹;李恋恋;都安彦;殷华湘;曹磊 -专利权人：中国科学院微电子研究所
申请日： 2022-11-28 - 公布日： 2023-03-07 - 主分类号： H01L21/336 文献下载
摘要：本申请提供了一种半导体器件及其制备方法，该器件包括：空气衬底，位于空气衬底表面一侧的纳米片堆叠层；纳米片堆叠层包括多个纳米片形成的叠层；纳米片由半导体材料形成；纳米片形成的叠层构成多个导电沟道；环绕纳米片堆叠层周围的环绕式栅极从而本申请通过设置空气衬底，能够避免底部寄生沟道效应的影响，从而降低泄露电流和栅极电容的影响，能够进一步增加器件的电学性能。
一种半导体器件及其制备方法

[发明专利]RFLDMOS器件及制造方法-CN201210445971.8有效
发明人：周正良;遇寒;蔡莹;陈曦 -专利权人：上海华虹NEC电子有限公司
申请日： 2012-11-09 - 公布日： 2013-04-10 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种RFLDMOS器件，在P型沟道区下方增加了轻掺杂的P型埋层，以及位于轻掺杂P型埋层中的中等掺杂埋层，降低了寄生NPN管的基极电阻，使骤回效应不易发生，沟道及埋层形成的反向二极管可以箝制LDMOS
rfldmos 器件制造方法

[发明专利]晶体管及其制造方法-CN201210385506.X有效
发明人：安藤崇志;J.B.常;S.K.卡纳卡萨巴帕西;P.库卡尼;T.E.斯坦达特;山下典洪 -专利权人：国际商业机器公司
申请日： 2012-10-12 - 公布日： 2013-04-17 - 主分类号： H01L29/423 文献下载
摘要：晶体管还包括:至少一个导电沟道，设在源极区域和漏极区域之间且通过栅极结构的侧壁；电介质层，设置在栅极结构之上以及导电沟道的在栅极结构外侧的部分之上；以及气隙，设在电介质层下。气隙设置为相邻于栅极结构的侧壁且用于减小晶体管的寄生电容。本发明还公开了制造该晶体管的至少一种方法。
晶体管及其制造方法

[发明专利]半导体器件及其制造方法-CN201110329579.2有效
发明人：梁擎擎;罗军;钟汇才;赵超;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2011-10-26 - 公布日： 2017-04-12 - 主分类号： H01L21/762 文献下载
摘要：通过在栅区下的顶层硅侧壁形成金属硅化物减小沟道的寄生电阻，此外，填充金属材料形成源漏区加强了对沟道的应力作用，更进一步提高了器件的性能。
半导体器件及其制造方法

[发明专利]一种可避免有机污染的CVD石墨烯FET器件制造方法-CN201510457196.1有效
发明人：吴云 -专利权人：中国电子科技集团公司第五十五研究所
申请日： 2015-07-30 - 公布日： 2018-09-28 - 主分类号： H01L21/04 文献下载
摘要：优点：避免了转移过程及FET器件流程中带入的有机污染，利于减小金属和石墨烯之间的接触电阻，同时降低沟道区石墨烯受到来自残留胶的散射和电子捕获；同时以Au为转移载体可同湿法腐蚀自对准工艺完美兼容，在避免有机污染的同时可实现控制栅‑源间距以减小沟道两端寄生电阻，利于提升石墨烯场效应晶体管的频率性能。
一种避免有机污染 cvd 石墨 fet 器件制造方法

[发明专利]半导体器件及其制造方法-CN201010577852.9有效
发明人：罗军;赵超 -专利权人：中国科学院微电子研究所
申请日： 2010-12-08 - 公布日： 2012-07-04 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种新型MOSFET器件及其实现方法，包括，衬底；栅极堆叠结构，位于沟道上；隔离侧墙位于栅极堆叠结构两侧；源漏区，位于隔离侧墙两侧的衬底区；外延生长的金属硅化物，位于源漏区上；其特征在于：隔离侧墙是减薄的或细长的，外延生长的金属硅化物直接与该减薄的或细长的隔离侧墙下的沟道区接触，从而消除了传统的厚隔离侧墙下面的高阻区。依照本发明的MOSFET，大大减小了寄生电阻电容，从而降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。
半导体器件及其制造方法

[发明专利]设计带隙的MOS栅功率晶体管-CN201210161457.1无效
发明人： G·多利;Q·王;I·何 -专利权人：费查尔德半导体有限公司
申请日： 2005-10-07 - 公布日： 2012-10-03 - 主分类号： H01L29/78 文献下载
摘要：一种提高对瞬态电压的抵抗性并减小寄生阻抗的器件、方法和过程。提高了对非箝位感应开关事件的抵抗性。例如，提供了具有SiGe源的沟槽栅功率MOSFET器件，其中SiGe源通过减小基体或阱区中的空穴电流来减小寄生npn晶体管增益，从而减小闭锁条件的可能性。例如，通过使用多晶SiGe栅减小了寄生栅阻抗，并且通过使用器件栅附近的SiGe层减小了沟道电阻。
设计 mos 功率晶体管

[发明专利]减小毫米波AlGaN/GaN HEMT栅寄生电容的方法-CN201610158793.9有效
发明人：吴少兵;高建峰 -专利权人：中国电子科技集团公司第五十五研究所
申请日： 2016-03-18 - 公布日： 2021-07-13 - 主分类号： H01L21/335 文献下载
摘要：一种减小毫米波AlGaN/GaN HEMT栅寄生电容的方法，所述微波毫米波芯片的主要结构包括SiC衬底、外延沟道、势垒层、源漏电极及T型栅，T型栅结构采用电子束一次成型制备，所述减小毫米波AlGaN/GaNHEMT栅寄生电容的方法包括以下步骤：剥离栅金属，对栅结构进行钝化，钝化的致密介质具有耐BOE溶液腐蚀特性；生长电容介质；采用光刻工艺使栅暴露出来而电容结构被胶保护；利用BOE溶液对电容介质进行腐蚀，将不同的介质作钝化和电容介质，以选择性的去处栅两侧的寄生电容，该方法用致密度高的高温SiN介质做栅钝化，利用致密度低的低温SiN介质做电容，依靠做栅钝化和做电容两者的BOE腐蚀速率差异去除栅两侧的电容介质减小栅寄生电容
减小毫米波 algan gan hemt 寄生电容方法

[发明专利]集成电路中提取筛选的互连线路的寄生电阻电容的方法与系统-CN03820657.9有效
发明人： M·S·夏尔马;D·M·纽马克;T·辛格;J·A·贝尔 -专利权人：先进微装置公司
申请日： 2003-07-16 - 公布日： 2005-10-05 - 主分类号： G06F17/50 文献下载
摘要：本发明揭示了一种提取寄生电阻及电容值以便仿真一集成电路的性能的方法(200)、系统(100)及计算机程序产品。可识别一集成电路中的一选定数目的互连线路(204)(相关互连线路)。可修整其中包含该集成电路中一列表的晶体管的网表，其方式为在该网表中选择相关互连线路的驱动端上的各沟道连接区域中的那些晶体管、以及相关互连线路的接收端上的那些晶体管(205，206)。可提取被连接到这些相关互连线路的各布局层的寄生电阻及电容值(208)。然后可使这些提取的寄生电阻及电容值与被连接到该修整的网表中的那些布局层的晶体管相关联(209)。通过以前文所述的方式提取寄生电阻及电容值，即可进行计算较不繁复的RC提取，因而可使用较少的内存及处理能力。
集成电路提取筛选互连线路寄生电阻电容方法系统

[发明专利]纳米线晶体管及其形成方法-CN201710550773.0在审
发明人：唐粕人 -专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司
申请日： 2017-07-07 - 公布日： 2019-01-15 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种纳米线晶体管及其形成方法，其中，所述形成方法包括：提供衬底；在所述衬底上形成组合结构，所述组合结构包括一个或多个层叠设置的组合层，所述组合层包括位于所述衬底上的牺牲层和位于所述牺牲层上的沟道层，所述沟道层和牺牲层的材料不相同；对所述组合结构侧壁的牺牲层进行刻蚀，在所述组合结构侧壁表面形成凹陷；在所述凹陷暴露出的牺牲层表面形成隔离层；形成所述隔离层之后，在所述组合结构两侧的衬底上形成源漏掺杂层，所述源漏掺杂层与所述牺牲层之间具有所述隔离层；形成源漏掺杂层之后，去除剩余的牺牲层；形成包围所述沟道层的栅极结构。所形成的晶体管能够降低寄生电容，改善晶体管性能。
牺牲层组合结构衬底掺杂层隔离层沟道层源漏纳米线晶体管组合层晶体管凹陷表面形成侧壁表面层叠设置寄生电容栅极结构侧壁刻蚀去除包围暴露

[发明专利]半导体结构的制作方法和半导体结构-CN202011079578.2在审
发明人：何亚东;张莉;刘力挽;王新胜;王伟哲 -专利权人：长江存储科技有限责任公司
申请日： 2020-10-10 - 公布日： 2021-01-12 - 主分类号： H01L27/1157 文献下载
摘要：本申请提供了一种半导体结构的制作方法和半导体结构，该半导体结构的制作方法包括：形成基底结构，基底结构包括衬底、堆叠结构、外延层和半导体填充结构，其中，堆叠结构位于衬底上，堆叠结构包括本体结构和位于本体结构中的沟道孔，本体结构包括交替设置的牺牲层和绝缘介质层，外延层分别位于沟道孔的底部上，半导体填充结构位于沟道孔内；采用各向异性刻蚀法刻蚀去除部分半导体填充结构，形成用于容纳漏极接触结构的凹槽；在凹槽中填充漏极接触材料采用该制作方法，通过各向异性刻蚀法形成凹槽，使得凹槽的底面较为平整，从而减小了寄生电容的影响，缓解了电压分布较宽的问题，保证了电压分布间隔总和较大。
半导体结构制作方法

[发明专利]一种T形栅极金属下部栅极沟道开口的自对准方法及器件-CN202011500532.3在审
发明人：李亦衡;黄克强;刘晓鹏;沈峰;王强;朱廷刚 -专利权人：江苏能华微电子科技发展有限公司
申请日： 2020-12-18 - 公布日： 2021-04-06 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及一种T形栅极金属下部栅极沟道开口的自对准方法，包括成型导体/半导体层、沉积电介质层，在电介质层上形成第一光刻胶层、第二光刻胶层，第一光刻胶层的光敏性高于第二光刻胶层，蚀刻形成栅极沟道开口，调整第二光刻胶层的厚度一种器件，其包括由T形栅极金属下部栅极沟道开口的自对准方法形成的栅极结构。本发明方法形成的栅极导体在电介质上悬垂/延伸，实现了最终栅极导体相对于电介质开口的自对准，降低了栅极电阻（Rg）的同时也降低了寄生电容（Cgs/Cgd）。
一种栅极金属下部沟道开口对准方法器件

[发明专利]一种GaN基异质结横向肖特基二极管及其制备方法-CN202210492878.6在审
发明人：陈晓今;刘志宏;郝璐;高广杰;李蔚然;邢伟川;赵胜雷;段小玲;张进成;郝跃 -专利权人：西安电子科技大学;西安电子科技大学广州研究院
申请日： 2022-05-07 - 公布日： 2022-09-16 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种GaN基异质结横向肖特基二极管及其制备方法，制备出的二极管包括：自下而上依次层叠设置的衬底层、成核层、过渡层、缓冲层、沟道层、插入层、势垒层、帽层；从帽层表面开始自上而下直至沟道层内部刻蚀有凹槽另外介质层可以增加阳极金属与二维电子气沟道的等效电学距离，有效减少二极管的阳极寄生电容。
一种 gan 基异质结横向肖特基二极管及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202310161967.7在审
发明人：殷华湘;赵朋;吴振华;张兆浩 -专利权人：中国科学院微电子研究所
申请日： 2023-02-23 - 公布日： 2023-04-18 - 主分类号： H01L29/10 文献下载
摘要：本申请提供一种半导体器件及其制造方法，包括：衬底，设置于衬底一侧的源极、漏极、栅极和沟道结构，沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片，纳米片包括边缘区域和中心区域，在垂直于衬底所在平面的方向上，中心区域的纳米片厚度小于边缘区域的纳米片厚度，也就是说，纳米片形成了一种中间薄边缘厚的结构，减少了相邻纳米片之间的其他结构的厚度以及体积，降低半导体器件的寄生电阻，此外，靠近源极或漏极的区域的纳米片厚度较大，和源极以及漏极的接触面积变大，沟道结构产生的热量能够通过增大的接触面积传导至源极和漏极，加快散热效率，增强散热效果，提高最终制造得到的半导体器件的性能。
一种半导体器件及其制造方法