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[发明专利]基于霍尔效应的MOS晶体管-CN201010259644.4有效
发明人：梁擎擎;钟汇才;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2010-08-20 - 公布日： 2012-03-14 - 主分类号： H01L43/06 文献下载
摘要：一种基于霍尔效应的MOS晶体管，包括：半导体衬底，所述半导体衬底上的MOS晶体管，所述半导体衬底上还形成有铁磁区，其中，MOS晶体管的导电沟道位于所述铁磁区的磁场中，所述铁磁区的磁化方向垂直于MOS晶体管的沟道电流方向本发明的基于霍尔效应的MOS晶体管在导通时，加载的磁场可以使得导电沟道中运动的多数载流子向远离栅极的方向偏转，而所述多数载流子的偏转会使得MOS晶体管靠近漏极的导电沟道截面扩展，从而有效降低了漏极的寄生电阻
基于霍尔效应 mos 晶体管

[发明专利]一种高维持电压NLDMOS及其制作方法-CN201811557595.5在审
发明人：朱天志 -专利权人：上海华力微电子有限公司
申请日： 2018-12-19 - 公布日： 2019-04-19 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种高维持电压NLDMOS，包括：高压P阱和位于其两侧的第一、第二N漂移区；形成于高压P阱中、第一、第二N漂移区之间的P型阻挡层；在第一、第二N漂移区中分别形成的N+注入区分别作为源极和漏极；浅沟道隔离区，其位于第二N漂移区靠近源极的区域并与漏极相衔接；在源极与浅沟道隔离区间的上方形成的栅极。本发明在NLDMOS的栅极下方的高压P阱中通过离子注入加入具有较高浓度的P型阻挡层,该P型阻挡层增加了位于衬底较浅处横向寄生NPN三极管的基区浓度，降低了横向寄生NPN三极管的电流增益，从而降低了NLDMOS的寄生NPN的电流增益，抑制高压NLDMOS的强回滞效应，提升其维持电压。
漂移区维持电压高压P阱寄生NPN 电流增益三极管漏极源极浅沟道隔离隔离区靠近源浅沟道注入区衬底基区浅处离子衔接制作

[发明专利]半导体器件及其制造方法-CN200910235339.9有效
发明人：朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2009-09-30 - 公布日： 2011-04-27 - 主分类号： H01L29/78 文献下载
摘要：衬底包括掩埋绝缘层和在掩埋绝缘层上形成的半导体层，在所述半导体层中形成了半导体材料的鳍片，所述鳍片包括垂直于SOI衬底表面的两个相对侧面，所述半导体器件包括：设置在鳍片两端的源区和漏区；设置在鳍片的中间部分的沟道区；以及设置在鳍片的一个侧面上的栅极电介质和栅极导体的叠层，所述栅极导体与所述沟道区之间由所述栅极电介质隔离，其中所述栅极导体沿着平行于所述SOI衬底表面的方向背离所述鳍片的所述一个侧面延伸。所述半导体器件减小了短沟道效应，并且减小了寄生电容和寄生电阻，从而有利于晶体管尺寸缩小和提高晶体管性能。
半导体器件及其制造方法

[发明专利]一种基于纳米线的立式环栅晶体管及其制备方法-CN201310508655.5有效
发明人：史团伟;陈清;许胜勇;徐洪起 -专利权人：北京大学
申请日： 2013-10-24 - 公布日： 2014-01-22 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种基于纳米线的立式环栅晶体管及其制备方法，结构为：导电沟道材料是垂直于衬底的本征或低掺杂纳米线；在本征或低掺杂纳米线之上并无间隙连接的是低阻纳米线；源电极、栅介质和栅电极依次自下而上包围本征或低掺杂纳米线该短沟道晶体管结构和制备方法能够制备出沟道较短的器件，并有效减少寄生电阻和寄生电容，提高器件的性能。
一种基于纳米立式晶体管及其制备方法

[发明专利]一种空气侧墙结构的垂直纳米线器件的集成方法-CN201610648293.3有效
发明人：黎明;陈珙;杨远程;黄如 -专利权人：北京大学
申请日： 2016-08-09 - 公布日： 2019-06-07 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种空气侧墙结构的垂直纳米线器件的集成方法，该方法结合刻蚀通孔、外延沟道材料的集成，制备了上有源区空气侧墙结构。与传统的二氧化硅或氮化硅侧墙结构相比，由于空气的相对介电常数为1，可以极大地减小栅极与上有源区之间的寄生电容，且将上有源区作为器件的漏端，优化漏端的寄生电容，能极大地改善器件的频率特性；同时本发明将下有源延伸区重掺杂，作为器件的源端，能减小源端电阻，减少器件开态电流的退化，而上有源延伸区是由沟道一侧轻掺杂过渡到上有源区一侧的重掺杂，可以减小漏端电场对沟道区的穿透，同时又维持了较低的漏端电阻。
一种空气结构垂直纳米器件集成方法

[发明专利]一种具有表面耐压结构的p沟道LDMOS器件及其制备方法-CN202010179875.8有效
发明人：罗谦;文厚东;姜玄青;范镇 -专利权人：电子科技大学
申请日： 2020-03-16 - 公布日： 2023-04-07 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种具有表面耐压结构的p沟道LDMOS器件，属于半导体技术领域。本发明针对p沟道LDMOS器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的n型半导体条块，并将该n型半导体条块与栅极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽，该耗尽区可耐受较高电压同时，由于和栅极连接的梳指状n型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
一种具有表面耐压结构沟道 ldmos 器件及其制备方法

[发明专利]一种具有表面耐压结构的n沟道LDMOS器件及其制备方法-CN202010179873.9有效
发明人：罗谦;文厚东;姜玄青;范镇 -专利权人：电子科技大学
申请日： 2020-03-16 - 公布日： 2023-04-25 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种具有表面耐压结构的n沟道LDMOS器件，属于半导体技术领域。本发明针对n沟道LDMOS器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的p型半导体条块，并将该p型半导体条块与栅极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽，该耗尽区可耐受较高电压同时，由于和栅极连接的梳指状p型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
一种具有表面耐压结构沟道 ldmos 器件及其制备方法

[发明专利]一种高耐压的p沟道LDMOS器件及其制备方法-CN202010180007.1有效
发明人：罗谦;文厚东;姜玄青;范镇 -专利权人：电子科技大学
申请日： 2020-03-16 - 公布日： 2023-04-25 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种高耐压的p沟道LDMOS器件，属于半导体技术领域。本发明针对p沟道LDMOS器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的n型半导体条块，并将该n型半导体条块与源极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽，该耗尽区可耐受较高电压同时，由于和源极连接的梳指状n型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
一种耐压沟道 ldmos 器件及其制备方法

[发明专利]一种高耐压的n沟道LDMOS器件及其制备方法-CN202010179995.8有效
发明人：罗谦;文厚东;姜玄青;范镇 -专利权人：电子科技大学
申请日： 2020-03-16 - 公布日： 2023-01-31 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种高耐压的n沟道LDMOS器件，属于半导体技术领域。本发明针对n沟道LDMOS器件提出了一种表面超结结构，通过在器件漂移区表面制备梳指状的p型半导体条块，并将该p型半导体条块与源极进行电学连接，可在关断条件下实现漂移区沟道大范围耗尽，该耗尽区可耐受较高电压同时，由于和源极连接的梳指状p型表面耐压结构仅覆盖小部分漂移区面积，当器件导通时，与其关联的寄生电阻和寄生电容也相对较小，这使得器件具有相对较好的直流导通特性和高频特性。
一种耐压沟道 ldmos 器件及其制备方法

[发明专利]MOSFET及其制造方法-CN201210118877.1无效
发明人：朱正勇;骆志炯;陈率 -专利权人：中国科学院微电子研究所
申请日： 2012-04-20 - 公布日： 2013-10-30 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种MOSFET及其制造方法，其中该MOSFET包括：半导体衬底；在半导体衬底中形成的源/漏区；在半导体衬底中形成并且夹在源/漏区之间的沟道区；位于沟道区上方和源/漏区的一部分上方的栅极电介质该MOSFET可以减小寄生电阻。
mosfet 及其制造方法

[发明专利]具有掺杂的外延区域的半导体器件及其制造方法-CN201080058687.4有效
发明人： A·S·默西;D·B·奥贝蒂内;T·加尼;A·J·派特 -专利权人：英特尔公司
申请日： 2010-11-29 - 公布日： 2016-10-19 - 主分类号： H01L21/336 文献下载
摘要：所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。
具有掺杂外延区域半导体器件及其制造方法

[发明专利]一种减小石墨烯顶栅FET器件寄生电阻的方法-CN201310228422.X在审
发明人：麻芃;金智;史敬元;张大勇;彭松昂;陈娇 -专利权人：中国科学院微电子研究所
申请日： 2013-06-08 - 公布日： 2013-10-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种减小石墨烯顶栅FET器件寄生电阻的方法，该方法是利用顶栅金属作为掩膜保护顶栅金属下栅介质，对石墨烯顶栅FET器件进行腐蚀，去除栅源、栅漏间石墨烯沟道区上覆盖的栅介质，然后蒸镀一层金属覆盖栅源、栅漏间石墨烯材料上形成金属石墨烯接触，消除栅源、栅漏之间距离引入的沟道通路电阻。本发明采用自对准工艺蒸镀源漏金属，避免了栅源、栅漏间的距离产生的通路寄生电阻，从而有效地增加了石墨烯顶栅FET器件的开态电流，提高了器件的跨导和截止频率。
一种减小石墨烯顶栅 fet 器件寄生电阻方法

[发明专利]环栅场效应晶体管及其底部介质隔离的制备方法、电子设备-CN202210582243.5在审
发明人：杨静雯;陈鲲;刘桃;汪大伟;孙新;黄自强;潘哲成;徐敏;张卫;吴春蕾;王晨;徐赛生 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2022-05-26 - 公布日： 2022-10-18 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种GAA底部介质隔离的制备方法，用于对环栅场效应晶体管的衬底与鳍片之间进行隔离，以此抑制和消除沟道底部的寄生沟道泄漏电流以及寄生电容，该方法包括：S1：提供一衬底，并在衬底上形成鳍片；S2
场效应晶体管及其底部介质隔离制备方法电子设备

[发明专利]一种环栅晶体管及其制造方法-CN202310486042.X在审
发明人：李永亮;刘昊炎;罗军;王文武 -专利权人：中国科学院微电子研究所
申请日： 2023-04-28 - 公布日： 2023-07-21 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。
一种晶体管及其制造方法

[发明专利]一种场效应晶体管及其制作方法-CN202010121987.8在审
发明人：马小龙;张日清;斯蒂芬·巴德尔 -专利权人：华为技术有限公司
申请日： 2016-11-21 - 公布日： 2020-07-03 - 主分类号： H01L29/06 文献下载
摘要：本发明的实施例提供一种场效应晶体管及其制作方法，涉及半导体技术领域，可减小场效应晶体管的寄生参数，从而提高场效应晶体管的可靠性。所述场效应晶体管，其特征在于，包括源极和漏极，所述源极与所述漏极之间的沟道上设置有栅极，所述栅极通过绝缘结构与所述源极和漏极隔离，所述沟道的两端的厚度大于所述沟道的中段的厚度。
一种场效应晶体管及其制作方法