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[发明专利]隔离型N型LDMOS器件及其制造方法-CN201210236375.9有效
发明人：陈瑜;刘剑 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2012-07-09 - 公布日： 2016-11-16 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种隔离型N型LDMOS器件，包括：SOI衬底，包括底层硅、埋氧化层和顶层硅；沟道区形成于顶层硅中，沟道区的底部和底层硅通过埋氧化层隔离；漂移区形成于顶层硅和埋氧化层去除后形成的硅外延层中，本发明能彻底消除沟道区与P型衬底之间的穿通问题，能减少N型漂移区的结深、提高N型漂移区的掺杂浓度以及降低器件的导通电阻，还能减小器件的尺寸和寄生电容、提高器件开关速度，并能防止热聚集现象。
隔离 ldmos 器件及其制造方法

[发明专利]RFLDMOS器件和制造方法-CN201210418324.8无效
发明人：周正良;遇寒;马彪 -专利权人：上海华虹NEC电子有限公司
申请日： 2012-10-26 - 公布日： 2013-04-10 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种RFLDMOS器件，在采用钨下沉电连接的器件结构基础上，在沟道和轻掺杂扩散漂移区离子注入和热推进工艺后，在源端沟道一侧的P型重掺杂区内，离子注入一中等掺杂的P型埋层，P型埋层可降低寄生NPN管的基极电阻，使骤回效应不易发生，而漏极和沟道及埋层形成的反向二极管可以箝制住LDMOS的漏源电压，并将多余的电流下沉到基板上。
rfldmos 器件制造方法

[发明专利]一种制作稳定VDMOS功率器件的工艺方法-CN201810763632.1有效
发明人：徐海铭;洪根深;吴建伟;徐政;刘国柱;李燕妃;吴素贞 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2018-07-12 - 公布日： 2021-05-04 - 主分类号： H01L21/336 文献下载
摘要：所述制作稳定VDMOS功率器件的工艺方法包括：对器件的沟道区域注入光刻，形成LDD光罩的图形；按照LDD光罩的图形注入P型杂质，进行高温退火激活处理。该工艺方法能够使VDMOS功率器件的沟道区电阻大大降低，降低VDMOS功率器件在单粒子辐照条件下的寄生三极管导通可能性，提高了可靠性；并且加工工艺简单，可控性强，具有很强的可操作性。
一种制作稳定 vdmos 功率器件工艺方法

[发明专利]半导体器件及其制造方法-CN201310142181.7有效
发明人：殷华湘;陈率;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2013-04-22 - 公布日： 2019-01-18 - 主分类号： H01L21/336 文献下载
摘要：依照本发明的半导体器件及其制造方法，在鳍片上利用重掺杂牺牲隔离层而在鳍片底部通过扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道效应和沟道穿通效应并且简化了工艺，从而提高了器件可靠性。
鳍片半导体器件浅沟槽隔离阻挡层穿通制造器件可靠性方向延伸沟道穿通寄生沟道有效抑制隔离层界面处重掺杂衬底陡峭扩散

[发明专利]以离子注入形成抗穿通区的晶体管及其制造方法-CN01109791.4有效
发明人：黄至尧 -专利权人：华邦电子股份有限公司
申请日： 2001-04-24 - 公布日： 2004-09-01 - 主分类号： H01L21/336 文献下载
摘要：本发明是提供一种以离子注入方式形成抗穿通区的晶体管组件的制造方法及其装置，形成于一半导体基板上，其主要是以大角度的离子注入方式，一次注入离子至欲形成沟道区的位置，以防止源/漏极间发生穿通(punch through)效应，并调整临界电压，此外，利用这种方式所形成的沟道区杂质浓度分布轮廓是呈非均匀状态，具有较小的寄生电容、接面漏电流，以及较高的载子迁移率且较易控制其临界电压。
离子注入形成抗穿通区晶体管及其制造方法

[发明专利]一种阵列基板及其制备方法、显示面板-CN201710149453.4有效
发明人：贵炳强;曲连杰;齐永莲;赵合彬;邱云 -专利权人：京东方科技集团股份有限公司;北京京东方显示技术有限公司
申请日： 2017-03-14 - 公布日： 2020-02-18 - 主分类号： H01L27/12 文献下载
摘要：本发明提供一种阵列基板及其制备方法、显示面板，涉及显示技术领域，可减小透明导电层与有源层之间的寄生电容。所述阵列基板，包括：衬底、设置在所述衬底上的薄膜晶体管，还包括设置在所述薄膜晶体管远离所述衬底一侧的包括第一镂空部分的公共电极；所述薄膜晶体管的有源层包括源电极区、漏电极区和沟道区，所述第一镂空部分在所述衬底上的正投影至少覆盖所述沟道区在所述衬底上的正投影
一种阵列及其制备方法显示面板

[发明专利]半导体装置的制造方法-CN201610175016.5有效
发明人：山崎舜平;乡户宏充 -专利权人：株式会社半导体能源研究所
申请日： 2011-03-11 - 公布日： 2019-08-20 - 主分类号： H01L29/786 文献下载
摘要：通过设置金属氧化物膜，可以防止在晶体管中的氧化物半导体膜的背沟道侧产生寄生沟道。
半导体装置制造方法

[发明专利]新型FinFET静电防护电压箝位装置及其制备方法-CN201710929902.7在审
发明人：姜一波;董良威;翟明静;鲍静益;葛云飞;王玥;汤洪波 -专利权人：常州工学院
申请日： 2017-10-09 - 公布日： 2018-03-02 - 主分类号： H01L27/02 文献下载
摘要：本发明的装置将三维沟道的下半部分引出而使得体端引出，所形成的十字形结构使得寄生双极型晶体管的基区能够被固定而不再浮空。该装置在固定寄生双极型晶体管基区电位的同时，不减弱FinFET对沟道的控制能力，降低了闩锁风险。
新型 finfet 静电防护电压箝位装置及其制备方法

[发明专利]一种高性能的备用电池充电电路-CN202111072497.4在审
发明人：庄志伟;张军;费俊驰;竺际隆;庄健 -专利权人：无锡英迪芯微电子科技股份有限公司
申请日： 2021-09-14 - 公布日： 2021-12-31 - 主分类号： H02J7/00 文献下载
摘要：涉及电源技术领域，主电源利用本申请的备用电池充电电路对备用电池充电时，位于充电通道上的导通晶体管和防倒灌电路中的晶体管全部导通，可以充电直至备用电池的电压达到主电源的电压，当主电源降低时，充电通道上晶体管的沟道全部关断，因此备用电池不会从晶体管的沟道对主电源反灌，同时由于防倒灌电路中的晶体管的寄生PN结等效形成至少两个负极相连的二极管，备用电池也不会从晶体管的寄生PN结对主电源反灌，因此备用电池的电压可以在主电源的电压降低时保持不变
一种性能备用电池充电电路

[发明专利]3D存储器件及其制造方法-CN201811110734.X有效
发明人：胡斌;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-21 - 公布日： 2021-04-09 - 主分类号： H01L27/11582 文献下载
摘要：3D存储器件包括：叠层结构，所述叠层结构包括交错堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的表面的多条位线和公共源线，所述沟道柱的一端连接至所述多条位线中的相应位线该3D存储器件采用在3D存储器件叠层结构的表面交错分布的公共源线和位线，交错的布线可以利用位线之间的公共源线隔离二者，从而减小寄生电容和寄生电阻，提高存储密度和访问速度，从而提高3D存储器件的良率和可靠性
存储器件及其制造方法

[发明专利]基于P型GaN漏电隔离层的同质外延氮化镓高电子迁移率晶体管及制作方法-CN202110826341.4有效
发明人：薛军帅;李祖懋;吴冠霖;郝跃;张进成;杨雪妍;张赫朋;姚佳佳;孙志鹏;刘芳 -专利权人：西安电子科技大学
申请日： 2021-07-21 - 公布日： 2022-12-02 - 主分类号： H01L29/778 文献下载
摘要：其自下而上包括衬底、沟道层、AlN插入层、势垒层，其中，衬底采用自支撑氮化镓衬底或厚膜氮化镓基板材料，该衬底与沟道层之间设有P型GaN漏电隔离层和GaN缓冲层，用于隔离和屏蔽衬底表面吸附Si杂质引起的寄生漏电通道本发明能有效降低异质外延氮化镓材料的位错密度，隔离氮化镓材料同质外延界面寄生漏电，降低材料外延工艺控制难度，提高器件击穿电压和输出功率及工作可靠性，可用于微波功率放大器和射频集成电路芯片。
基于 gan 漏电隔离同质外延氮化电子迁移率晶体管制作方法

[发明专利]底部U型栅围栅晶体管器件及制作方法、设备及制作方法-CN202310630991.0在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2023-05-31 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种底部U型栅围栅晶体管器件，其中，包括衬底、第一源区、第一漏区、第一控制栅以及第一沟道层；其中，第一源区与第一漏区中掺杂有第一离子；第一沟道层表征了最接近衬底的沟道层；第一控制栅表征了最接近衬底的控制栅；第二源区，形成于衬底与第一源区之间，第二漏区，形成于衬底与第一漏区之间，且第一离子的类型与第二离子的类型不同；其中，第一控制栅沟道层的沿第二方向上的厚度高于其他控制栅沿第二方向上的厚度；第二源区与第二漏区的第一面沿第二方向上的高度不高于第一沟道层的底面该技术方案在防止底部寄生沟道泄漏的同时，解决了围栅晶体管器件中存在的源漏直接隧穿的问题。
底部型栅围栅晶体管器件制作方法设备

[发明专利]背棚MOS晶体管及其制作方法和静态随机存储器-CN03137020.9无效
发明人：张盛东;陈文新;黄如;刘晓彦;张兴;韩汝琦;王阳元 -专利权人：北京大学
申请日： 2003-05-29 - 公布日： 2003-11-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种自对准的背栅MOS晶体管结构，包括栅电极、侧墙介质层、栅介质层、源漏重掺杂区和源漏轻掺杂区构成的源漏区、沟道区，其源漏区和沟道区掺杂与栅电极相互自对准；源漏区的重掺杂区与沟道区之间存在与栅电极自对准的且对称的轻掺杂区；源漏区厚而沟道区薄。本发明背栅MOS晶体管结构，其自对准结构使得器件特性的离散最小化；其厚源漏区以及对应的轻掺杂区导致寄生电阻和关态电流减小；其薄沟道区能提供大的导通电流和改善短沟道效应。
mos 晶体管及其制作方法静态随机存储器

[发明专利]阵列基板及其制造方法-CN202010605707.0在审
发明人：费米;王鸣昕;卞存健;徐尚君;舒扬;袁玲;程一鸣 -专利权人：南京中电熊猫平板显示科技有限公司
申请日： 2020-06-29 - 公布日： 2020-10-30 - 主分类号： H01L21/84 文献下载
摘要：本发明提供一种阵列基板及其制造方法，制造方法包括如下步骤：S1：在玻璃基板上沉积第一金属层；S2：形成位于半导体沟道所在区域并位于栅极绝缘层上的半导体沟道孔和位于第一端子上的端子接触孔；其中栅极绝缘层的厚度为DDA0002558869410000012.JPG" imgContent="drawing" imgFormat="JPEG" orientation="portrait" inline="no" />半导体沟道孔下方的栅极绝缘层的厚度为DDA0002558869410000014.JPG" imgContent="drawing" imgFormat="JPEG" orientation="portrait" inline="no" />S3：形成位于部分半导体沟道孔内的半导体层DDA0002558869410000016.JPG" imgContent="drawing" imgFormat="JPEG" orientation="portrait" inline="no" />减小第一金属层和第二金属层交叠区域的寄生电容，在不增加额外掩膜版的情况下，降低TFT开关的寄生电容。
阵列及其制造方法

[发明专利]一种氧化镓基调制掺杂高迁移率顶栅晶体管-CN202211595631.3在审
发明人：朱海;汤梓荧;余阳城;王立胜;王庭云 -专利权人：中山大学;新启航半导体有限公司
申请日： 2022-12-13 - 公布日： 2023-05-30 - 主分类号： H01L29/786 文献下载
摘要：本发明公开了一种氧化镓基调制掺杂高迁移率顶栅晶体管，包括衬底、半导体InGaZnO合金能带、IGZO调制掺杂沟道、复合氧化物栅极、栅极、源极、漏极、绝缘层；所述的衬底、半导体InGaZnO合金能带、IGZO调制掺杂沟道由下到上依次设置；所述的复合氧化物栅极、栅极设置在IGZO调制掺杂沟道的顶部，且位于中间位置；所述的绝缘层设置IGZO调制掺杂沟道的顶部，且覆盖所述的复合氧化物栅极、栅极；所述的栅极的顶部设有延伸出复合氧化物栅极的栅极接触电极；所述的漏极、源极分别设置在复合氧化物栅极的两侧，且均镶嵌在绝缘层中；所述的漏极、源极的底部均与IGZO调制掺杂沟道的顶部连接；所述的漏极、源极的顶部延伸出绝缘层。本发明具有迁移率高、寄生电容小的优势，有效提升高清薄膜晶体管芯片的工作性能。
一种氧化基调掺杂迁移率晶体管