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[发明专利]用于RF开关的堆叠的III族氮化物晶体管及制造方法-CN201680091291.7有效
发明人： H·W·田;M·拉多萨夫列维奇;S·达斯古普塔 -专利权人：英特尔公司
申请日： 2016-12-30 - 公布日： 2023-10-13 - 主分类号： H10B63/00 文献下载
摘要：半导体器件包括设置在衬底上的硅柱，硅柱具有侧壁。III族‑N半导体材料设置在硅柱的侧壁上。III族‑N半导体材料具有侧壁。掺杂源极结构和掺杂漏极结构设置在III族‑N半导体材料上。极化电荷感生层设置在III族‑N半导体材料的在掺杂的漏极结构和掺杂的源极结构之间的侧壁上。栅极电介质层的多个部分设置在III族‑N半导体材料的侧壁上和极化电荷感生层之间。由层间电介质层隔开的多个电阻栅极电极与栅极电介质层的多个部分中的每一个相邻设置。源极金属层设置在掺杂源极结构下方并与之接触。
用于 rf 开关堆叠 iii 氮化物晶体管制造方法

[发明专利]正面和背面外延触点-CN202211458407.X在审
发明人： G·杜威;C-Y·黄;N·K·托马斯;M·拉多萨夫列维奇;P·莫罗;A·阿格拉瓦尔;W·拉赫马迪;S·H·宋;C·M·诺伊曼 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：本文提供了用于在堆叠晶体管配置的外延区域中形成具有正面和背面触点的半导体设备的技术。在一个示例中，n沟道设备和p沟道设备都可以是GAA晶体管，其中n沟道设备垂直位于p沟道设备上方(反之亦然)。源极或漏极区域与n沟道设备和p沟道设备的两端相邻。可以穿过堆叠的源极或漏极区域从集成电路的正面和背面形成深且窄的触点。触点可以彼此物理接触以形成延伸穿过整个堆叠的源极或漏极区域的组合触点。与先前的触点架构相比，提供给源极或漏极区域两者的较高接触面积提供了具有较低接触电阻的更稳健的欧姆接触。
正面背面外延触点

[发明专利]用于堆叠晶体管的环绕式接触部-CN202211440450.3在审
发明人： C-Y·黄;P·莫罗;G·杜威;W·拉赫马迪;N·K·托马斯;M·拉多萨夫列维奇;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：一种在堆叠晶体管架构中形成环绕式接触部的技术。示例包括第一源极或漏极区域以及与第一源极或漏极区域隔开并在第一源极或漏极区域之上的第二源极或漏极区域。导电接触部在第二源极或漏极区域的顶部表面上并且向下延伸到第二源极或漏极区域的一个或多个侧表面，使得导电接触部与第二源极或漏极区域的底部表面横向相邻。在一些情况下，导电接触部还在第一源极或漏极区域的顶部表面上，和/或向下延伸到第一源极或漏极区域的侧表面。在一些情况下，第二导电接触部在第一源极或漏极区域的底部表面上，并且可以向上延伸到第一源极或漏极区域的侧表面。
用于堆叠晶体管环绕接触

[发明专利]一种用于控制多媒体流应用所消耗的能量的方法-CN202180066185.4在审
发明人： C·沙马雷;E·弗朗索瓦;M·拉多萨夫列维奇;E·赖因哈德;Z·阿穆尔;雷米·侯代尔 -专利权人：交互数字CE专利控股有限公司
申请日： 2021-08-16 - 公布日： 2023-06-02 - 主分类号： H04N21/2343 文献下载
摘要：一种用于控制在多媒体流系统中执行的多媒体流应用所消耗的能量的方法，该方法包括：在终端用户设备处接收(358)消息，该消息包括表征在将具有第一简档的内容递送到该终端用户设备之前对该具有第一简档的内容应用至少一个处理时该多媒体流系统的至少一个节点所消耗的能量的信息，该第一简档由该多媒体流应用递送；以及基于所接收到的表征该至少一个节点所消耗的能量的信息，在该终端用户设备处请求(359)具有第二简档的内容。
一种用于控制多媒体应用消耗能量方法

[发明专利]具有气隙脊的叉片晶体管装置-CN202211286181.X在审
发明人： A·阿格拉瓦尔;C·M·诺伊曼;S·H·宋;M·拉多萨夫列维奇;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2022-10-20 - 公布日： 2023-05-23 - 主分类号： H01L29/06 文献下载
摘要：本文提供了形成具有气隙脊的叉片装置的技术。气隙可以没有气体，或者可以有气体。在示例中，装置包括从空隙(气隙)的第一侧横向延伸并具有限定空隙的第一侧的部分的端面的第一半导体主体，以及从空隙的第二侧横向延伸并且具有限定空隙的第二侧的部分的端面的第二半导体主体。第一栅极结构在第一半导体主体上，并且第二栅极结构在第二半导体主体上。在一些情况下，间隔体结构位于源极或漏极区域与对应的栅极结构之间，间隔体结构包括空隙的一个或多个部分。空隙可以通过装置形成后背面工艺来产生。
有气晶体管装置

[发明专利]具有非对称电介质脊状物的叉片式晶体管-CN202211165471.9在审
发明人： C·M·诺伊曼;A·阿格拉瓦尔;S·H·宋;M·拉多萨夫列维奇;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2022-09-23 - 公布日： 2023-04-28 - 主分类号： H01L29/78 文献下载
摘要：本文提供了用以形成具有电介质悬突结构的叉片式晶体管器件的技术。该电介质悬突结构包括电介质层，该电介质层至少部分地悬置于叉片式晶体管中的每一半导体器件的纳米带之上并且直接耦合至所述半导体器件之间的电介质脊状物或者是该电介质脊状物的组成部分。在形成位于所述不同半导体器件中的每者之上的不同功函数金属时，该悬突结构允许更高的对准容差，这又允许使用更窄的电介质脊状物。在该叉片式布置中，可以围绕该n沟道器件的纳米带形成包括第一功函数金属的第一栅极结构，并且可以围绕该p沟道器件的纳米带形成包括第二功函数金属的第二栅极结构。
具有对称电介质脊状物叉片式晶体管

[发明专利]经由非选择性电介质沉积结构的用于堆叠晶体管架构的栅极到栅极隔离-CN202210804770.6在审
发明人： N·K·托马斯;M·拉多萨夫列维奇 -专利权人：英特尔公司
申请日： 2022-07-08 - 公布日： 2023-04-07 - 主分类号： H01L27/092 文献下载
摘要：一种具有堆叠晶体管架构的集成电路结构包括第一半导体主体(例如，一个或多个纳米带的集合)以及在第一半导体主体上方的第二半导体主体(例如，一个或多个纳米带的集合)。第一半导体主体和第二半导体主体是相同的鳍状物结构的部分。第一半导体主体的上表面与第二半导体主体的下表面之间的距离为60nm或更小。第一栅极结构在第一半导体主体上，并且第二栅极结构在第二半导体主体上。包括电介质材料的隔离结构在第一栅极结构与第二栅极结构之间，并且在第一栅极结构上。另外，第二栅极结构的至少一部分在隔离结构的中心部分上，并且在隔离结构的第一端部部分与第二端部部分之间。
经由选择性电介质沉积结构用于堆叠晶体管架构栅极隔离

[发明专利]高电压金属绝缘体金属(MIM)电容器-CN202210836132.2在审
发明人： H·W·田;M·拉多萨夫列维奇 -专利权人：英特尔公司
申请日： 2022-07-15 - 公布日： 2023-04-07 - 主分类号： H01L23/522 文献下载
摘要：本文描述了高电压金属绝缘体金属电容器。在示例中，一种电容器包括第一电极板和位于第一电极板上的第一电容器电介质。第二电极板位于第一电容器电介质上，并且位于第一电极板之上并与之平行，并且第二电容器电介质位于第二电极板上。第三电极板位于第二电容器电介质上，并且位于第二电极板之上并与之平行，并且第三电容器电介质位于第三电极板上。第四电极板位于第三电容器电介质上并且位于第三电极板之上并与之平行。在另一示例中，一种电容器包括第一电极、位于第一电极上的电容器电介质以及位于该电容器电介质上的第二电极。该电容器电介质包括多个交替的第一电介质层和第二电介质层。
电压金属绝缘体 mim 电容器

[发明专利]用于GaN E模式晶体管性能的栅极堆叠体设计-CN201680086292.2有效
发明人： S·达斯古普塔;H·W·田;M·拉多萨夫列维奇;S·K·加德纳;S·H·宋 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2023-03-10 - 主分类号： H01L29/778 文献下载
摘要：公开了一种用于抑制III‑V晶体管器件中的电荷泄漏的栅极堆叠体结构。该技术尤其适用于增强模式MOSHEMT中，但也可以用于易于发生电荷外溢并且在栅极堆叠体中形成非期望沟道的其它晶体管设计中。在示例性实施例中，该技术被实现于在氮化镓(GaN)沟道层之上具有III‑N栅极堆叠体的晶体管中。栅极堆叠体被配置有较厚的阻挡结构和宽带隙III‑N材料，以防止或通过其它方式减小在高栅极电压下由于隧穿或热离子过程而导致的沟道电荷外溢。阻挡结构被配置成管理晶格失配状况，以便提供鲁棒的高性能晶体管设计。在一些情况下，结合存取区极化层使用栅极堆叠体以在沟道层中感生二维电子气(2DEG)。
用于 gan 模式晶体管性能栅极堆叠设计

[发明专利]用于堆叠晶体管架构的经由选择性电介质沉积结构的栅极对栅极隔离-CN202210877721.5在审
发明人： W·拉赫马迪;S·纳斯卡尔;C-Y·黄;G·杜威;M·拉多萨夫列维奇;N·K·托马斯;P·莫罗;U·阿兰 -专利权人：英特尔公司
申请日： 2022-07-25 - 公布日： 2023-03-03 - 主分类号： H01L29/423 文献下载
摘要：公开了一种具有堆叠晶体管架构的集成电路结构，其包括第一半导体主体(例如，一组的一个或多个纳米带)和位于第一半导体主体上方的第二半导体主体(例如，一组的一个或多个纳米带)。第一和第二半导体主体是同一鳍状物结构的部分。第一半导体主体的上表面与第二半导体主体的下表面之间的距离为60nm或更小。第一栅极结构位于第一半导体主体上，并且第二栅极结构位于第二半导体主体上。包括电介质材料的隔离结构位于所述的第一和第二栅极结构之间，并且位于第一栅极结构的顶表面上并与之共形。此外，第二栅极结构的底表面位于该隔离结构的相对平直的顶表面上。
用于堆叠晶体管架构经由选择性电介质沉积结构栅极隔离

[发明专利]基于选择性外延生长的III-V族材料的器件-CN201910574857.7有效
发明人： N·戈埃尔;G·杜威;M·V·梅茨;N·慕克吉;M·拉多萨夫列维奇;B·舒金;J·T·卡瓦列罗斯;R·S·周 -专利权人：英特尔公司
申请日： 2013-06-28 - 公布日： 2023-01-03 - 主分类号： H01L29/06 文献下载
摘要：第一基于III‑V族材料的缓冲层被沉积在硅衬底上。第二基于III‑V族材料的缓冲层被沉积到第一基于III‑V族材料的缓冲层上。基于III‑V族材料的器件沟道层被沉积在第二基于III‑V族材料的缓冲层上。
基于选择性外延生长 iii 材料器件

[发明专利]在衬底上的氮化镓(GaN)晶体管结构-CN201580080327.7有效
发明人： H·W·田;S·达斯古普塔;S·K·加德纳;M·拉多萨夫列维奇;S·H·宋;R·S·周 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2022-09-13 - 主分类号： H01L29/778 文献下载
摘要：公开了用于氮化镓(GaN)氧化物隔离和在衬底上形成GaN晶体管结构的技术。在一些情况下，GaN晶体管结构可以用于在体硅结构上的高电压GaN前端射频(RF)开关的片上系统(SoC)集成。技术可以包括在衬底中形成多个鳍状物，将GaN层沉积在鳍状物上，在GaN层下方的间隙中氧化每个鳍状物的至少一部分，以及在GaN层上和/或从GaN层形成一个或多个晶体管。在一些情况下，GaN层是多个GaN岛，每个岛对应于给定鳍状物。在一些情况下，技术可以用于形成具有相对小的形状因子、低接通电阻和低断开状态泄漏的各种非平面隔离的GaN晶体管架构。
衬底氮化 gan 晶体管结构

[发明专利]Ge和III-V族沟道半导体器件及制造方法-CN201910109659.3有效
发明人： R·皮拉里塞泰;S·达斯古普塔;N·戈埃尔;V·H·勒;M·拉多萨夫列维奇;G·杜威;N·慕克吉;M·V·梅茨;W·拉赫马迪;J·T·卡瓦列罗斯;B·舒金;H·W·肯内尔;S·M·塞亚;R·S·周 -专利权人：英特尔公司
申请日： 2013-09-27 - 公布日： 2022-08-16 - 主分类号： H01L29/06 文献下载
摘要：说明了具有最大顺从性和自由表面弛豫的Ge和III‑V族沟道半导体器件及制造这种Ge和III‑V族沟道半导体器件的方法。例如，一种半导体器件包括布置在半导体衬底上的半导体鳍状物。半导体鳍状物具有中心突出或凹陷段，沿半导体鳍状物的长度与突出外侧段对间隔开。覆层区布置在半导体鳍状物的中心突出或凹陷段上。栅极叠置体布置在覆层区上。源极区/漏极区布置在半导体鳍状物的所述突出外侧段对中。
ge iii 沟道半导体器件制造方法

[发明专利]具有选择性偶极子阈值电压移位器的带状或线状晶体管堆叠体-CN202111366914.6在审
发明人： N·托马斯;E·马特森;S·李;S·B·克伦德宁;T·布朗-赫夫特;I-C·邓;T·迈克洛斯;G·杜威;C·郭;M·梅茨;M·拉多萨夫列维奇;C·穆赫塔尔扎德 -专利权人：英特尔公司
申请日： 2021-11-18 - 公布日： 2022-06-21 - 主分类号： H01L29/78 文献下载
摘要：集成电路包括带状或线状(RoW)晶体管堆叠体，晶体管在其内具有不同的阈值电压(Vt)。在一些示例中，晶体管堆叠体的栅电极可以仅包括一种功函数金属。金属氧化物可以沉积在晶体管堆叠体的一个或多个沟道周围，作为将向(多个)沟道区扩散的金属氧化物物质的固态源。当扩散时，金属氧化物可以保持(例如，作为硅酸盐或铪酸盐)紧邻沟道区，从而改变栅极绝缘体材料的偶极子性质。晶体管堆叠体的不同沟道可以暴露于不同量或不同类型的金属氧化物物质，以在所述堆叠体内提供一定范围的Vt。在扩散之后，金属氧化物可以作为牺牲物被剥离或被保留。
具有选择性偶极子阈值电压移位带状线状晶体管堆叠

[发明专利]纳米尺度模板结构上的Ⅲ族-N晶体管-CN201810011903.8有效
发明人： H·W·田;S·达斯古普塔;M·拉多萨夫列维奇;B·舒金;S·K·加德纳;S·H·宋;R·S·周 -专利权人：英特尔公司
申请日： 2013-06-24 - 公布日： 2022-06-07 - 主分类号： H01L21/02 文献下载
摘要：本发明描述了纳米尺度模板结构上的Ⅲ族‑N晶体管。Ⅲ‑N半导体沟道形成在Ⅲ‑N过渡层上，Ⅲ‑N过渡层形成在诸如鳍状物侧壁的硅模板结构的(111)或(110)表面上。在实施例中，硅鳍状物具有可与Ⅲ‑N外延膜厚度相比拟的宽度，以实现更兼容的晶种层，允许较低的缺陷密度和/或减小的外延膜厚度。在实施例中，过渡层为GaN并且半导体沟道包括铟(In)，以增大半导体沟道的导带与硅鳍状物的导带的偏离。在其它实施例中，鳍状物是牺牲性的并且在晶体管制造期间被去除或氧化，或者通过其它方式被转换成电介质结构。在采用牺牲鳍状物的某些实施例中，Ⅲ‑N过渡层和半导体沟道大体上是纯GaN，允许击穿电压高于存在硅鳍状物的情况下可维持的击穿电压。
纳米尺度模板结构晶体管

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