“寄生沟道”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果58140个，建议您升级VIP下载更多相关专利

[发明专利]3D NAND存储器件及其制造方法-CN202010000209.3有效
发明人：刘小欣;薛磊;薛家倩;耿万波;黄波 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-04-29 - 主分类号： H01L27/11524 文献下载
摘要：上述3D NAND存储器件，包括：衬底；在所述衬底上的堆叠层，所述堆叠层包括交错间隔设置的多个横向延伸的栅极层和第一绝缘层；纵向延伸穿过所述堆叠层的沟道结构，所述沟道结构包括存储功能层、沟道层以及沟道填充层；纵向延伸穿过所述堆叠层的栅极隔槽，相邻所述栅极隔槽之间包括多个所述沟道结构；其中，多个所述第一绝缘层中形成有气隙。本发明提供的3D NAND存储器件，通过在堆叠层中的第一绝缘层中形成有气隙，降低了寄生电容，提高了存储器件的运行速度和稳定性。
nand 存储器件及其制造方法

[发明专利]半导体结构及其形成方法-CN202010641651.4在审
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-07-06 - 公布日： 2022-01-07 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构及其形成方法，包括：衬底，衬底包括第一区和若干个第二区；位于衬底上的沟道柱；位于衬底上的第一隔离层；位于第一区上的第一隔离层内的开口，开口暴露出沟道柱的部分侧壁；位于沟道柱侧壁和第一隔离层的部分表面的栅极结构通过位于第一区上的第一隔离层内的开口，开口暴露出沟道柱的部分侧壁，使得沟道柱暴露出的侧壁面积增加，进而栅极结构覆盖沟道柱侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过沟道柱的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于第二区上的第一隔离层厚度大于第一区的第一隔离层的厚度，使得栅极结构与衬底之间的寄生电容较小。
半导体结构及其形成方法

[发明专利]薄膜晶体管及其制备方法、阵列基板及其制备方法-CN201710311944.4有效
发明人：盖翠丽;王玲;张保侠 -专利权人：京东方科技集团股份有限公司
申请日： 2017-05-05 - 公布日： 2021-01-22 - 主分类号： H01L29/786 文献下载
摘要：该薄膜晶体管包括：衬底基板以及设置于所述衬底基板上的金属遮光层、第一有源层、栅电极、源电极和漏电极；设置于所述第一有源层和所述金属遮光层之间的间隔层；其中，所述第一有源层包括沟道区，所述间隔层设置于所述沟道区和所述金属遮光层之间间隔层可以增加有源层的沟道区与金属遮光层之间的间隔距离，以降低或消除有源层的沟道区与金属遮光层之间的寄生电容问题，可以提高薄膜晶体管的电学性能。
薄膜晶体管及其制备方法阵列

[发明专利]高输出功率的高频静态感应晶体管-CN96110070.2无效
发明人：西泽润一;本谷薰;伊藤彰 -专利权人：财团法人半导体研究振兴会
申请日： 1996-05-22 - 公布日： 2002-07-10 - 主分类号： H01L29/78 文献下载
摘要：一种击穿电压高的凹型静态晶体管，包括设置在n+型漏区的n型沟道区，在沟道槽中的P+型伸长栅区，在沟道区形成的和栅区平行的n+型伸长区，其中每一个设置在栅区之间，在沟道区中的围绕栅区的P+型保护环区。栅和源接触点仅在保护环区彼此相对设置，以减少栅漏区之间和栅源区之间的寄生电容。
输出功率高频静态感应晶体管

[发明专利]金属氧化物半导体场效应晶体管及其制造方法-CN201010108455.7有效
发明人：麦西亚斯·派斯雷克 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-02-01 - 公布日： 2011-04-20 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种金属氧化物半导体场效应晶体管及其制造方法，该晶体管包括：一半导体基底；一沟道层，设置在该基底的顶表面上；一栅极介电层，插入一栅电极与该沟道层之间；以及介电延伸层，设置在该沟道层的顶部上，并插入该栅电极与欧姆接触之间；其中该栅极介电层包括一第一材料，该第一材料与该沟道层的顶表面形成一低缺陷的界面；以及其中该介电延伸层包括一不同于该第一材料的第二材料，该第二材料与该沟道层形成一导电表面沟道。本发明能够使III-V族MOSFET在导通状态时具有低的寄生导通电阻与高的跨导，且在关闭状态时具有低的次临界摆幅。
金属氧化物半导体场效应晶体管及其制造方法

[发明专利]避免锐角的浅沟道隔离制造方法-CN02141499.8有效
发明人：蔡文彬;吴俊沛;陈辉煌 -专利权人：旺宏电子科技股份有限公司
申请日： 2002-08-30 - 公布日： 2003-12-03 - 主分类号： H01L21/76 文献下载
摘要：本发明涉及一种避免锐角的浅沟道隔离制造方法，包括下列步骤。首先，在一半导体基底上依序形成一氮氧化硅(SiON)层与一遮蔽层。定义遮蔽层与氮氧化硅层以形成一开口，露出欲形成浅沟道隔离区的基底区域。以间隙壁和遮蔽层为罩幕，在半导体基底内形成一浅沟道。接着，形成一衬垫氧化层于浅沟道表面，使得衬垫氧化层在接近氮氧化硅层的处形成鸟嘴形状。接着，于沟道中填入一隔离氧化层。最后，去除遮蔽层与氮氧化硅层。本发明可形成短而厚的鸟嘴构造以及圆化的沟道顶角。因此，隧穿氧化层的厚度均匀，可维持完整性。电场不会集中在沟道顶角，而可避免寄生晶体管和漏电。
避免锐角沟道隔离制造方法

[发明专利]半导体结构及其形成方法-CN201910359613.7有效
发明人：周飞 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-04-30 - 公布日： 2023-03-10 - 主分类号： H01L21/28 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底、凸出于衬底的鳍部、以及位于鳍部上的至少一个沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，衬底包括核心区和周边区；在衬底上形成覆盖鳍部侧壁的隔离层；形成横跨沟道叠层且覆盖沟道叠层的部分顶部和部分侧壁的伪栅极层；去除周边区的伪栅极层和牺牲层；在周边区的沟道层表面形成栅氧化层；形成栅氧化层后，去除核心区的伪栅极层和牺牲层。在形成栅氧化层时，核心区形成有伪栅极层，栅氧化层不会形成在核心区的沟道层表面，省去了去除核心区的栅氧化层的步骤，从而避免去除核心区的栅氧化层的步骤对隔离层造成损耗，进而降低核心区的鳍部用于形成寄生器件的概率
半导体结构及其形成方法

[发明专利]提升寄生光灵敏度的方法-CN201711384884.5有效
发明人：石文杰;陈超林;邵泽旭;任冠京;刘芃宇 -专利权人：思特威(上海)电子科技有限公司
申请日： 2017-12-20 - 公布日： 2019-11-15 - 主分类号： H04N17/00 文献下载
摘要：本发明公开了一种提升寄生光灵敏度的方法，用于提升电压域8T全局快门像素结构的寄生光灵敏度，包括步骤：提供电压域8T全局快门像素结构，包括依次相连的感光二极管、相关双采样读取电路、相关双采样保持电路及相关双采样输出电路本发明通过调整MOS管开关的沟道/有源区的物理形状或尺寸，或通过离子注入手段调整MOS管开关的沟道/有源区的物理电学性质，来补偿调节存储电容的漏电流，能有效消除电容漏电对相关双采样输出电压的影响，提升寄生光灵敏度
提升寄生灵敏度方法

[发明专利]一种SBR-MOSFET复合型半导体器件-CN202210515511.1在审
发明人：邓正勋;李小进;孙亚宾;石艳玲 -专利权人：华东师范大学
申请日： 2022-05-12 - 公布日： 2022-07-22 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种SBR‑MOSFET复合型半导体器件，属于半导体技术领域，其结构包括N型重掺杂半导体衬底和位于N型重掺杂半导体衬底上表面的N型半导体漂移区；N型半导体漂移区的上表面设有P型重掺杂区和N型掺杂寄生JFET区，P型重掺杂区上表面设有N型重掺杂半导体源区；N型半导体源区一侧设有延伸到N型JFET区的栅极沟槽区，采用“分裂栅”的形式，其中栅极控制左侧的P型轻掺杂区，右侧为与源极相连的“假栅”，控制右侧的沟道区；假栅侧及底部沟道区采用P型或N型轻掺杂均可。本发明利用分裂栅和反向导通沟道极大改善了沟槽栅器件性能。本发明SBR嵌入具有优化器件反向恢复特性和开关特性，以及抑制因寄生体二极管导通带来的双极退化效应。
一种 sbr mosfet 复合型半导体器件

[发明专利]半导体器件及其制造方法-CN200910244514.0有效
发明人：朱慧珑;尹海洲;骆志炯;梁擎擎 -专利权人：中国科学院微电子研究所
申请日： 2009-12-30 - 公布日： 2011-07-06 - 主分类号： H01L29/78 文献下载
摘要：所述半导体器件包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；紧邻鳍片的两端设置半导体衬底中的源区和漏区，所述鳍片桥接所述源区和漏区；设置在鳍片的中间部分的沟道区；以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层，所述栅极与所述沟道区之间由所述栅极电介质隔离，其中，所述栅极电介质和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离所述半导体器件减小了短沟道效应，并且减小了寄生电容和寄生电阻，从而有利于晶体管尺寸缩小和提高晶体管性能。
半导体器件及其制造方法

[发明专利]一种金属互连结构的制备工艺-CN201711208507.6在审
发明人：毛晓明;高晶;叶伟;耿静静;胡小龙;苏林 -专利权人：长江存储科技有限责任公司
申请日： 2017-11-27 - 公布日： 2018-04-20 - 主分类号： H01L21/768 文献下载
摘要：本发明提供了一种金属互连结构的制备工艺，包括以下步骤在层间介质层的表面依次沉积牺牲层、钝化层和光刻层；进行光刻以去除待刻蚀位置的光刻层，形成光刻沟道；进行刻蚀以形成金属互连层沟道，并随后去除光刻层；在金属互连层沟道先沉积一层金属籽晶层；沉积金属互连层以充满沟道；平坦化所述金属互连层，并露出牺牲层；去除牺牲层以形成空气隙(Air Gap)沉积阻挡层以覆盖金属互连层和空气隙。本发明的工艺，能有效制备空气隙、减小寄生电容，从而提高了3D NAND闪存等半导体器件的运行速度，以及使用可靠性。
一种金属互连结构制备工艺

[发明专利]半导体器件、显示装置和电子电器-CN201510551447.2有效
发明人：山崎舜平;坂仓真之;渡边了介;坂田淳一郎;秋元健吾;宫永昭治;广桥拓也;岸田英幸 -专利权人：株式会社半导体能源研究所
申请日： 2010-09-16 - 公布日： 2018-08-03 - 主分类号： H01L29/786 文献下载
摘要：沟道保护薄膜晶体管中，其中沟道形成区使用氧化物半导体来形成，通过热处理来脱水或脱氢的氧化物半导体层用作活性层，包括纳米晶的结晶区包含在沟道形成区的表面部分中，并且其余部分是非晶的或者由非晶质/非晶体和微晶体的混合物来形成通过使用具有这种结构的氧化物半导体层，能够防止由于水分进入表面部分或者从表面部分消除氧所引起的转变成n型以及防止寄生沟道的生成，并且能够降低与源和漏电极的接触电阻。
半导体器件显示装置电子电器

[发明专利]一种薄膜晶体管及其制备方法、阵列基板、显示装置-CN201710330312.2有效
发明人：宋振;王国英 -专利权人：京东方科技集团股份有限公司
申请日： 2017-05-11 - 公布日： 2020-07-31 - 主分类号： H01L29/417 文献下载
摘要：本发明提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，涉及显示技术领域，可以降低源极和漏极与沟道区之间的寄生电阻。所述薄膜晶体管，包括设置在衬底上的有源层，所述有源层包括源极区、漏极区和沟道区；还包括设置在所述有源层上表面且分别与所述源极区、漏极区和沟道区对应第一源极、第一漏极、和栅绝缘层；所述栅绝缘层在所述衬底上的正投影与所述沟道区在所述衬底上的正投影重合
一种薄膜晶体管及其制备方法阵列显示装置

[发明专利]半导体器件、显示装置和电子电器-CN201080045818.5有效
发明人：山崎舜平;坂仓真之;渡边了介;坂田淳一郎;秋元健吾;宫永昭治;广桥拓也;岸田英幸 -专利权人：株式会社半导体能源研究所
申请日： 2010-09-16 - 公布日： 2012-08-22 - 主分类号： H01L29/786 文献下载
摘要：沟道保护薄膜晶体管中，其中沟道形成区使用氧化物半导体来形成，通过热处理来脱水或脱氢的氧化物半导体层用作活性层，包括纳米晶的结晶区包含在沟道形成区的表面部分中，并且其余部分是非晶的或者由非晶质/非晶体和微晶体的混合物来形成通过使用具有这种结构的氧化物半导体层，能够防止由于水分进入表面部分或者从表面部分消除氧所引起的转变成n型以及防止寄生沟道的生成，并且能够降低与源和漏电极的接触电阻。
半导体器件显示装置电子电器

[发明专利]具有掺杂的外延区域的半导体器件及其制造方法-CN202010547786.4在审
发明人： A.S.默西;D.B.奥贝蒂内;T.加尼;A.J.派特 -专利权人：英特尔公司
申请日： 2010-11-29 - 公布日： 2020-11-03 - 主分类号： H01L29/78 文献下载
摘要：所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。
具有掺杂外延区域半导体器件及其制造方法