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[发明专利]钛触点形成-CN202211480298.1在审
发明人： D·南迪;G·杜威;T·加尼;N·哈拉蒂普;M·J·科布林斯基;A·默西 -专利权人：英特尔公司
申请日： 2022-11-22 - 公布日： 2023-06-27 - 主分类号： H01L21/285 文献下载
摘要：形成至硅锗(SiGe)的钛触点包括形成硅化钛层，其中通过在升高的温度下使硅烷(乙硅烷、丙硅烷等)流过钛层来提供用于硅化钛层的硅。硅化钛层可以帮助限制跨硅化钛‑硅锗界面可能发生的钛和锗相互扩散的量，这可以减少(或消除)在随后的退火和其他高温工艺期间SiGe层中空隙的形成。也可以经由硼和锗注入对SiGe层的其上形成钛层的表面进行预先非晶化，以进一步改善SiGe层抗微空隙形成的鲁棒性。所得到的钛触点是热稳定的，因为它们的电阻在经受下游退火和高温处理过程之后基本上保持不变。
触点形成

[发明专利]硅化钛接触部和低温、高锗、高硼SIGE:B PEPI-CN202211455280.6在审
发明人： D·南迪;C·邦伯格;D·兰卡斯特;G·杜威;S·K·帕蒂尔;M·J·科布林斯基;A·S·穆尔蒂;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：本公开的发明名称是“硅化钛接触部和低温、高锗、高硼SIGE:B PEPI”。描述了具有受限外延源极或漏极结构的全环绕栅极集成电路结构。例如，集成电路结构包括子鳍上方的多个纳米线。栅极叠层在多个纳米线和子鳍之上。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括：i）锗和硼的第一PMOS外延（pEPI）区域；ii）在接触部位置处、在第一pEPI区域上的硅、锗和硼的第二pEPI区域；iii）在第二pEPI区域上的硅化钛导电接触材料。
硅化钛接触低温 sige pepi

[发明专利]正面和背面外延触点-CN202211458407.X在审
发明人： G·杜威;C-Y·黄;N·K·托马斯;M·拉多萨夫列维奇;P·莫罗;A·阿格拉瓦尔;W·拉赫马迪;S·H·宋;C·M·诺伊曼 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：本文提供了用于在堆叠晶体管配置的外延区域中形成具有正面和背面触点的半导体设备的技术。在一个示例中，n沟道设备和p沟道设备都可以是GAA晶体管，其中n沟道设备垂直位于p沟道设备上方(反之亦然)。源极或漏极区域与n沟道设备和p沟道设备的两端相邻。可以穿过堆叠的源极或漏极区域从集成电路的正面和背面形成深且窄的触点。触点可以彼此物理接触以形成延伸穿过整个堆叠的源极或漏极区域的组合触点。与先前的触点架构相比，提供给源极或漏极区域两者的较高接触面积提供了具有较低接触电阻的更稳健的欧姆接触。
正面背面外延触点

[发明专利]用于堆叠晶体管的环绕式接触部-CN202211440450.3在审
发明人： C-Y·黄;P·莫罗;G·杜威;W·拉赫马迪;N·K·托马斯;M·拉多萨夫列维奇;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：一种在堆叠晶体管架构中形成环绕式接触部的技术。示例包括第一源极或漏极区域以及与第一源极或漏极区域隔开并在第一源极或漏极区域之上的第二源极或漏极区域。导电接触部在第二源极或漏极区域的顶部表面上并且向下延伸到第二源极或漏极区域的一个或多个侧表面，使得导电接触部与第二源极或漏极区域的底部表面横向相邻。在一些情况下，导电接触部还在第一源极或漏极区域的顶部表面上，和/或向下延伸到第一源极或漏极区域的侧表面。在一些情况下，第二导电接触部在第一源极或漏极区域的底部表面上，并且可以向上延伸到第一源极或漏极区域的侧表面。
用于堆叠晶体管环绕接触

[发明专利]用于先进集成电路结构的跳线栅极-CN202211407336.0在审
发明人： S·叶门尼西奥卢;L·P·古勒;G·杜威;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-10 - 公布日： 2023-06-16 - 主分类号： H01L29/423 文献下载
摘要：本申请名称为“用于先进集成电路结构的跳线栅极”。描述了用于先进的集成电路结构的跳线栅极。例如，一种集成电路结构包括水平纳米线段的第一竖直堆栈。水平纳米线段的第二竖直堆栈与水平纳米线段的第一竖直堆栈隔开。导电结构沿横向位于水平纳米线段的第一竖直堆栈和水平纳米线段的第二竖直堆栈之间并与所述第一竖直堆栈和所述第二竖直堆栈直接电接触。第一源极或漏极结构在与导电结构相对的一侧上耦合到水平纳米线段的第一竖直堆栈。第二源极或漏极结构在与导电结构相对的一侧上耦合到水平纳米线段的第二竖直堆栈。
用于先进集成电路结构跳线栅极

[发明专利]用于应变半导体纳米带的包覆和缩合-CN202211232444.9在审
发明人： A·阿格拉瓦尔;A·穆尔蒂;J·T·卡瓦列罗斯;R·K·保罗;G·杜威;S·高斯;成承训 -专利权人：英特尔公司
申请日： 2022-10-10 - 公布日： 2023-05-12 - 主分类号： H01L29/06 文献下载
摘要：本公开的发明名称是“用于应变半导体纳米带的包覆和缩合”。本文中提供了形成具有增加的应变的纳米线的半导体器件的技术。硅锗或锗锡的薄层可被沉积在一个或多个悬浮的纳米带之上。然后，可使用退火工艺来驱动硅锗或锗锡贯穿一个或多个半导体纳米带，从而形成沿着一个或多个纳米带的长度具有变化的材料成分的一个或多个纳米带。在一些示例中，一个或多个纳米带中的至少一个包括在纳米带一端的基本没有锗的第一区域、在纳米带另一端的基本没有锗的第二区域以及在第一和第二区域之间的具有基本均匀的非零锗浓度的第三区域。材料成分沿着纳米带长度的变化施加压应变。
用于应变半导体纳米缩合

[发明专利]用于产生固有压应变的富集半导体纳米带-CN202211233120.7在审
发明人： A·阿格拉瓦尔;A·穆尔蒂;J·T·卡瓦列罗斯;R·K·保罗;G·杜威;成承训;S·高斯 -专利权人：英特尔公司
申请日： 2022-10-10 - 公布日： 2023-05-12 - 主分类号： H01L29/06 文献下载
摘要：本公开的发明名称是“用于产生固有压应变的富集半导体纳米带”。本文中提供了形成具有应变沟道区的半导体器件的技术。在示例中，可形成硅锗（SiGe）或锗锡（GeSn）的半导体纳米带，并且随后退火以沿着半导体纳米带的一部分向内驱动锗或锡，从而沿着一个或多个纳米带的长度增加通过中心部分的锗或锡浓度。具体而言，纳米带可具有在纳米带一端的具有第一锗浓度的第一区域、在纳米带另一端的具有基本相同的第一锗浓度（例如，在5%内）的第二区域以及在第一和第二区域之间具有高于第一浓度的第二锗浓度的第三区域。也可使用锡产生类似的材料梯度。材料成分沿着纳米带长度的变化（梯度）赋予压应变。
用于产生固有应变富集半导体纳米

[发明专利]具有富硅帽盖层的低温高锗高硼SiGe:B pEPI-CN202211011540.0在审
发明人： D·南迪;C·邦伯格;R·沙阿;G·杜威;N·哈拉蒂普;M·J·科布林斯基;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：描述了具有被限制的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构，包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
具有富硅帽盖层低温高锗高硼 sige pepi

[发明专利]具有热稳定硅化物栅极功函数金属的CMOS架构-CN202211007184.5在审
发明人： A·D·利拉克;O·阿克顿;C-Y·黄;G·杜威;E·曼内巴赫;A·潘;W·拉赫马迪;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2022-08-22 - 公布日： 2023-04-04 - 主分类号： H01L27/092 文献下载
摘要：一种具有晶体管架构的集成电路，包括第一半导体主体和第二半导体主体。第一半导体主体和第二半导体主体相对于彼此垂直(例如，堆叠配置)或水平(叉板式配置)布置，并且通过绝缘体材料彼此分离，并且每个半导体主体都可以配置用于平面或非平面晶体管拓扑。第一栅极结构在第一半导体主体上，并且包括第一栅极电极和第一高k栅极电介质。第二栅极结构在第二半导体主体上，并且包括第二栅极电极和第二高k栅极电介质。在示例中，第一栅极电极包括包含硅和一种或多种金属的化合物的层；第二栅极结构可以包括或不包括硅化物功函数层。在一个示例中，第一栅极电极为n型，并且第二栅极电极为p型。
具有稳定硅化物栅极函数金属 cmos 架构

[发明专利]用于热稳定性和低PMOS接触电阻率的利用锗和硼注入物预非晶化的富硅覆盖层-CN202211016764.0在审
发明人： D·南迪;M·J·科布林斯基;G·杜威;C-H·崔;H·W·肯内尔;B·J·克里斯特;A·阿利亚鲁昆朱;C·邦伯格;R·沙阿;R·米恩德鲁;S·M·塞亚;C·穆纳辛哈;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-24 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：描述了具有受限的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构包括在子鳍状物之上的多个纳米线。栅极堆叠体在多个纳米线和子鳍状物上方。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括锗和硼、以及保护层，保护层包括至少部分地覆盖外延源极或漏极结构的硅和锗。包括硅化钛的导电触点在外延源极或漏极结构上。
用于热稳定性 pmos 接触电阻率利用注入物预非晶化覆盖层

[发明专利]用于堆叠晶体管架构的经由选择性电介质沉积结构的栅极对栅极隔离-CN202210877721.5在审
发明人： W·拉赫马迪;S·纳斯卡尔;C-Y·黄;G·杜威;M·拉多萨夫列维奇;N·K·托马斯;P·莫罗;U·阿兰 -专利权人：英特尔公司
申请日： 2022-07-25 - 公布日： 2023-03-03 - 主分类号： H01L29/423 文献下载
摘要：公开了一种具有堆叠晶体管架构的集成电路结构，其包括第一半导体主体(例如，一组的一个或多个纳米带)和位于第一半导体主体上方的第二半导体主体(例如，一组的一个或多个纳米带)。第一和第二半导体主体是同一鳍状物结构的部分。第一半导体主体的上表面与第二半导体主体的下表面之间的距离为60nm或更小。第一栅极结构位于第一半导体主体上，并且第二栅极结构位于第二半导体主体上。包括电介质材料的隔离结构位于所述的第一和第二栅极结构之间，并且位于第一栅极结构的顶表面上并与之共形。此外，第二栅极结构的底表面位于该隔离结构的相对平直的顶表面上。
用于堆叠晶体管架构经由选择性电介质沉积结构栅极隔离

[发明专利]基于选择性外延生长的III-V族材料的器件-CN201910574857.7有效
发明人： N·戈埃尔;G·杜威;M·V·梅茨;N·慕克吉;M·拉多萨夫列维奇;B·舒金;J·T·卡瓦列罗斯;R·S·周 -专利权人：英特尔公司
申请日： 2013-06-28 - 公布日： 2023-01-03 - 主分类号： H01L29/06 文献下载
摘要：第一基于III‑V族材料的缓冲层被沉积在硅衬底上。第二基于III‑V族材料的缓冲层被沉积到第一基于III‑V族材料的缓冲层上。基于III‑V族材料的器件沟道层被沉积在第二基于III‑V族材料的缓冲层上。
基于选择性外延生长 iii 材料器件

[发明专利]用于改进的硅锗源极和漏极接触部的钛和硅的共沉积-CN202210579410.0在审
发明人： D·南迪;C-H·崔;G·杜威;H·肯内尔;O·萨阿达特;J·K·杰哈;A·奥尼;N·哈拉蒂普;A·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-05-25 - 公布日： 2022-12-27 - 主分类号： H01L23/482 文献下载
摘要：公开了为采用硅和锗源极和漏极材料的晶体管提供改进的接触电阻和接触界面稳定性的源极和漏极接触部、相关的晶体管结构、集成电路、系统和制作方法。这样的源极和漏极接触部包括位于硅和锗源极和漏极上的由共沉积的钛和硅构成的接触层。所公开的源极和漏极接触部提高了包括开关速度和可靠性在内的晶体管性能。
用于改进硅锗源极接触沉积

[发明专利]集成电路及其形成方法-CN201680081627.1有效
发明人： C·S·莫哈帕特拉;G·A·格拉斯;A·S·默西;K·贾姆布纳坦;W·拉赫马迪;G·杜威;T·加尼;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2016-03-11 - 公布日： 2022-11-15 - 主分类号： H01L29/78 文献下载
摘要：公开了用于使用牺牲性IV族半导体材料层来形成包括一个或多个III‑V族半导体材料纳米线的晶体管的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括在IV族材料缓冲层(例如硅、锗、或者硅锗)上形成的III‑V族材料(例如砷化铟镓、砷化铟或锑化铟)，使得稍后可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III‑V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III‑V族材料层可以以假晶的方式生长到下面的IV族材料，以便不形成失配位错。该技术可以用于形成包括任何数量的纳米线的晶体管。
集成电路及其形成方法

[发明专利]Ge和III-V族沟道半导体器件及制造方法-CN201910109659.3有效
发明人： R·皮拉里塞泰;S·达斯古普塔;N·戈埃尔;V·H·勒;M·拉多萨夫列维奇;G·杜威;N·慕克吉;M·V·梅茨;W·拉赫马迪;J·T·卡瓦列罗斯;B·舒金;H·W·肯内尔;S·M·塞亚;R·S·周 -专利权人：英特尔公司
申请日： 2013-09-27 - 公布日： 2022-08-16 - 主分类号： H01L29/06 文献下载
摘要：说明了具有最大顺从性和自由表面弛豫的Ge和III‑V族沟道半导体器件及制造这种Ge和III‑V族沟道半导体器件的方法。例如，一种半导体器件包括布置在半导体衬底上的半导体鳍状物。半导体鳍状物具有中心突出或凹陷段，沿半导体鳍状物的长度与突出外侧段对间隔开。覆层区布置在半导体鳍状物的中心突出或凹陷段上。栅极叠置体布置在覆层区上。源极区/漏极区布置在半导体鳍状物的所述突出外侧段对中。
ge iii 沟道半导体器件制造方法

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