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[发明专利]应用于射频放大的RFLDMOS器件及其制作方法-CN202010877677.9在审
发明人：彭虎;莫海锋;岳丹诚 -专利权人：苏州华太电子技术有限公司
申请日： 2020-08-27 - 公布日： 2022-03-01 - 主分类号： H01L29/78 文献下载
摘要：所述RFLDMOS器件包括依次叠层设置的衬底和外延层，所述外延层内分布有沟道区、漂移区和阱区，所述漂移区内形成有漏区，所述阱区内形成有源区和掺杂区，所述沟道区还分别与所述阱区、漂移区电性接触或电性结合，所述源区还与所述掺杂区电性接触或电性结合；以及，源极、栅极和漏极，所述栅极对应设置在所述沟道区的上方，所述源极与所述源区电连接，所述漏极与所述漏区电连接，所述源极还经一导电通道与所述衬底连接；所述衬底、外延层、阱区和掺杂区均为第一掺杂类型，所述沟道区、漂移区、源区、漏区均为第二掺杂类型。
应用于射频放大 rfldmos 器件及其制作方法

[实用新型]应用于射频放大的RFLDMOS器件-CN202021823054.5有效
发明人：彭虎;莫海锋;岳丹诚 -专利权人：苏州华太电子技术有限公司
申请日： 2020-08-27 - 公布日： 2021-02-26 - 主分类号： H01L29/78 文献下载
摘要：所述RFLDMOS器件包括依次叠层设置的衬底和外延层，所述外延层内分布有沟道区、漂移区和阱区，所述漂移区内形成有漏区，所述阱区内形成有源区和掺杂区，所述沟道区还分别与所述阱区、漂移区电性接触或电性结合，所述源区还与所述掺杂区电性接触或电性结合；以及，源极、栅极和漏极，所述栅极对应设置在所述沟道区的上方，所述源极与所述源区电连接，所述漏极与所述漏区电连接，所述源极还经一导电通道与所述衬底连接；所述衬底、外延层、阱区和掺杂区均为第一掺杂类型，所述沟道区、漂移区、源区、漏区均为第二掺杂类型。
应用于射频放大 rfldmos 器件

[发明专利]一种非易失性存储器单元、阵列及制备方法-CN201810796535.2有效
发明人：陈耿川 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2018-07-19 - 公布日： 2022-07-19 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供一种非易失性存储器单元、阵列及制备方法，该存储器单元包括一衬底、一栅极结构、一源极区域及一漏极区域，其中，栅极结构形成于衬底上，栅极结构自下而上依次包括第一栅介质层、第一导电层、第二栅介质层及第二导电层，源极区域形成于衬底中，源极区域包括一N型重掺杂源区，漏极区域形成于衬底中，漏极区域包括一N型掺杂漏区及一形成于N型掺杂漏区中的P型重掺杂漏区，源极区域与漏极区域分别位于栅极结构的两端，且N型掺杂漏区及P型重掺杂漏区均水平延伸至栅极结构下方，与栅极结构部分交迭。
一种非易失性存储器单元阵列制备方法

[发明专利]静态随机存取存储器单元结构-CN201811283973.5有效
发明人：邢溯 -专利权人：联华电子股份有限公司
申请日： 2018-10-31 - 公布日： 2022-06-21 - 主分类号： H01L27/02 文献下载
摘要：第一晶体管包括一第一源极与一第一漏极。第一源极连接至一第一电压源。第一源极包括一第一掺杂区与一第二掺杂区，第二掺杂区设置于第一掺杂区中，且第二掺杂区的导电型态与第一掺杂区的导电型态互补。第一漏极连接至一第一存储节点。第二晶体管包括一第二源极与一第二漏极。第二源极连接至一第二电压源。第二漏极连接至第一存储节点。
静态随机存取存储器单元结构

[发明专利]半导体结构及其形成方法-CN201710734685.6有效
发明人：刘继全 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2017-08-24 - 公布日： 2021-08-06 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，基底上具有栅极层，栅极层内具有杂质离子，栅极层两侧的基底内具有源漏掺杂区，基底、源漏掺杂区和栅极层上具有介质层；去除源漏掺杂区上的部分介质层，直至暴露出源漏掺杂区，在介质层内形成源漏接触孔；去除栅极层上的部分介质层，直至暴露出栅极层，在介质层内形成栅极接触孔；在栅极接触孔底部形成阻挡层；在阻挡层上和源漏接触孔底部形成金属层；进行退火处理，使所述金属层与源漏接触孔底部的源漏掺杂区材料反应，在源漏接触孔底部形成金属硅化物层。
半导体结构及其形成方法

[发明专利]存储器结构及其形成方法-CN201710011804.5有效
发明人：王楠 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-01-06 - 公布日： 2020-12-22 - 主分类号： H01L27/11 文献下载
摘要：本发明提供一种存储器结构及其形成方法，其中，存储器结构包括：第一传输晶体管，所述第一传输晶体管包括第一传输漏区和第一传输源区，第一传输源区和第一传输漏区中具有第一掺杂离子，所述第一传输漏区中的第一掺杂离子浓度与所述第一传输源区中的第一掺杂离子浓度不相同；第二传输晶体管，所述第二传输晶体管包括第二传输漏区和第二传输源区，所述第二传输源区和第二传输漏区中具有第二掺杂离子，所述第二传输漏区中的第二掺杂离子浓度与所述第二传输源区中的第二掺杂离子浓度不相同。
存储器结构及其形成方法

[发明专利]三维存储器及其制造方法-CN201410647980.4有效
发明人：萧逸璿;陈威臣 -专利权人：旺宏电子股份有限公司
申请日： 2014-11-13 - 公布日： 2018-12-14 - 主分类号： H01L27/11582 文献下载
摘要：此一薄膜晶体管具有分开设置的一源极区及一漏极区。源极区包括一第一源极区及一第二源极区，第二源极区设置于第一源极区与漏极区之间。第一源极区为p型掺杂，第二源极区为n型掺杂，漏极区为n型掺杂。
三维存储器及其制造方法

[发明专利]半导体器件及其形成方法-CN201810096015.0有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2018-01-31 - 公布日： 2020-12-25 - 主分类号： H01L21/768 文献下载
摘要：一种半导体器件及其形成方法，方法包括：提供基底；形成栅极结构、源漏掺杂层和介质层，栅极结构位于基底上，源漏掺杂层位于栅极结构两侧的基底中，介质层位于基底、源漏掺杂层和栅极结构上，源漏掺杂层中具有源漏离子；在栅极结构两侧的介质层中形成暴露出源漏掺杂层表面的第一通孔，第一通孔暴露出源漏掺杂层的顶部，在第一通孔底部的源漏掺杂层表面掺杂第一离子，第一离子与源漏离子的导电类型相同；之后对源漏掺杂层进行第一退火处理，在源漏掺杂层内的表面形成接触掺杂区；之后在第一通孔底部的接触掺杂区内形成第二通孔，且第二通孔的深度小于所述接触掺杂区厚度；在第一通孔和第二通孔内形成插塞。
半导体器件及其形成方法

[实用新型]GaN基半导体结构-CN202122239416.7有效
发明人：程凯 -专利权人：苏州晶湛半导体有限公司
申请日： 2021-09-15 - 公布日： 2022-03-01 - 主分类号： H01L29/778 文献下载
摘要：本实用新型提供了一种GaN基半导体结构，包括：衬底，沟道层与势垒层，沟道层与势垒层包括栅极区域、源极区域与漏极区域；位于源极区域上的源区N型离子重掺杂，位于漏极区域上的漏区N型离子重掺杂层；以及位于栅极区域上的栅极、位于源区N型离子重掺杂层上的源极与位于漏区N型离子重掺杂层上的漏极。根据本实用新型的实施例，可以增大二维电子气在源极至沟道，和/或沟道至漏极路径上的收集面积，从而降低通过电阻。
gan 半导体结构

[发明专利]冷源结构MOS晶体管及其制作方法-CN201910133218.7在审
发明人：甘维卓;张永奎;李俊杰;吴振华;郭鸿;殷华湘;朱慧珑;王文武 -专利权人：中国科学院微电子研究所
申请日： 2019-02-22 - 公布日： 2019-06-21 - 主分类号： H01L29/08 文献下载
摘要：本发明提供了一种冷源结构MOS晶体管及其制作方法。该冷源结构MOS晶体管包括：衬底；冷源结构，包括沿远离衬底方向顺序层叠的第一源区、金属接触层和第二源区；漏区，设置于冷源结构远离衬底的一侧，漏区和第二源区的掺杂类型与第一源区的掺杂类型相反；纳米线结构，设置于冷源结构与漏区之间，且分别与冷源结构和漏区连接；栅极结构，至少部分栅极结构环绕纳米线结构设置。上述冷源结构为N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构，使冷源结构MOS晶体管能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，开关比能够达到10⁸。
冷源掺杂半导体漏区源区纳米线结构三明治结构掺杂类型栅极结构开关比衬底金属金属接触层亚阈值摆幅衬底方向制作环绕

[发明专利]半导体结构及其制造方法-CN201610756324.7有效
发明人：赵猛 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2016-08-29 - 公布日： 2021-07-13 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构及其制造方法，所述方法包括：提供基底；刻蚀基底，形成衬底以及凸出于衬底的鳍部；在相邻鳍部之间的衬底内形成沟槽；在沟槽侧壁的衬底内形成防扩散掺杂区；形成防扩散掺杂区后，在所述沟槽中形成隔离结构；形成横跨鳍部且覆盖部分鳍部顶部和侧壁表面的栅极结构；在栅极结构两侧鳍部内形成源漏掺杂区。本发明在相邻鳍部之间的衬底内形成沟槽后，在沟槽侧壁衬底内形成防扩散掺杂区；后续在栅极结构两侧的鳍部内形成源漏掺杂区后，防扩散掺杂区位于源漏掺杂区之间的鳍部底部，即位于器件沟道区位置处；所述防扩散掺杂区可以抑制源漏掺杂区的掺杂离子向沟道区扩散
半导体结构及其制造方法

[发明专利]反熔丝单元结构及反熔丝阵列-CN202010264022.4在审
发明人：李雄;李庚泽;冯鹏 -专利权人：长鑫存储技术有限公司
申请日： 2020-04-07 - 公布日： 2021-10-12 - 主分类号： H01L23/525 文献下载
摘要：其中所述反熔丝器件形成于所述基底中，包括第一栅极结构、第一源极掺杂区和第一漏极掺杂区，其中所述第一栅极结构与所述第一漏极掺杂区电连接。所述选择晶体管形成于所述基底中，与所述反熔丝器件匹配设置，包括第二栅极结构、第二源极掺杂区和第二漏极掺杂区，其中所述第二漏极掺杂区与所述第一源极掺杂区电连接。
反熔丝单元结构阵列

[实用新型]一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件-CN202021870175.5有效
发明人：陈利;陈译;陈彬 -专利权人：厦门芯一代集成电路有限公司
申请日： 2020-08-31 - 公布日： 2021-03-05 - 主分类号： H01L27/092 文献下载
摘要：本实用新型公开了一种具有掩埋导电介质沟道区分裂栅结构的半导体功率器件，该器件包括：半导体衬底，在半导体衬底上表面的P型阱区和N型阱区，在P型阱区上的左右对称N型轻掺杂区，在N型轻掺杂区上的N型重掺杂半导体源/漏区，在N型阱区上的左右对称P型轻掺杂区，P型轻掺杂区上的P型重掺杂半导体源/漏区，在NMOS和PMOS源/漏区之间的栅极区，在该栅极区下表面的导电介质区，在NMOS和PMOS之间的STI隔离区，在NMOS和PMOS的源/漏区的源/漏极，在栅极区的控制栅极和分裂栅极。该器件通过改变沟道区掩埋导电介质的掺杂元素、剂量或区域减小沟道比导通电阻，通过控制栅和分裂栅的栅结构，提高该器件的开关速度。
一种具有掩埋导电介质沟道区分结构半导体功率器件

[发明专利]一种半导体器件的制作方法和半导体器件-CN201910832790.2有效
发明人：梁旦业;汪广羊 -专利权人：无锡华润上华科技有限公司
申请日： 2019-09-04 - 公布日： 2022-06-24 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件的制作方法和半导体器件，所述制作方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构；执行轻掺杂源漏离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成轻掺杂源漏区；执行袋区离子注入，以在所述轻掺杂源漏区底部形成袋型离子注入区；执行源漏离子注入，以在所述栅极两侧的所述半导体衬底中形成源漏区，其中，所述轻掺杂源漏区、所述袋型离子注入区和所述源漏区共同构成在所述栅极结构下方具有倾斜的形貌的源漏极
一种半导体器件制作方法

[发明专利]基于铁电掺杂的负电容场效应晶体管-CN202110501037.2在审
发明人：刘艳;姜昊;周久人;韩根全;郝跃 -专利权人：西安电子科技大学
申请日： 2021-05-08 - 公布日： 2021-08-06 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种基于铁电掺杂的负电容场效应晶体管，主要解决现有器件亚阈值摆幅高及化学掺杂不稳定的问题。其自下而上包括衬底(1)、沟道(2)、栅极绝缘介质层(9)、栅极铁电层(10)、栅极金属电极(11)，沟道两侧为源区(3)和漏区(4)，该源、漏区的上方分别为源极金属电极(12)和漏极金属电极(13)，该源区的左侧依次设有源极铁电层(5)和源极掺杂电极(7)；该漏区的右侧依次设有漏极铁电层(6)和漏极掺杂电极(8)，该源极掺杂电极和漏极掺杂电极上施加有极性相同的脉冲电压。本发明避免了传统掺杂的不稳定性，突破了亚阈值摆幅60mV/decade的限制，降低了器件的功耗，可用于制作大规模集成电路。
基于掺杂电容场效应晶体管