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[发明专利]FinFET及其制造方法-CN201410403240.6有效
发明人：李迪 -专利权人：唐棕
申请日： 2014-08-15 - 公布日： 2020-03-10 - 主分类号： H01L29/78 文献下载
摘要：FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。
finfet 及其制造方法

[发明专利]对改进型晶体管的源/漏延伸控制-CN201710075288.2有效
发明人： P·拉纳德;L·希弗伦;S·R·松库沙莱 -专利权人：联华电子日本株式会社
申请日： 2011-11-30 - 公布日： 2020-09-11 - 主分类号： H01L29/10 文献下载
摘要：本公开涉及对改进型晶体管的源/漏延伸控制。提供一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。本发明能够允许具有改进布局的较小晶体管的制造，允许改进型的可拉伸膜放置或源极/漏极应变工程，简化了工艺流程，并消除或极大地减少了归因于对准不良或不正确的晕环注入所致的故障。
改进型晶体管延伸控制

[发明专利]半导体器件及其制备方法-CN202110696336.6有效
发明人：甘程;王欣 -专利权人：长江存储科技有限责任公司
申请日： 2021-06-23 - 公布日： 2022-08-23 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种半导体器件及其制备方法，半导体器件包括：衬底，设置于衬底上的绝缘层，设置于绝缘层上的栅极，且衬底具有分别位于栅极的一侧的源区以及漏区，分别设置于源区以及漏区中的源极和漏极，以及设置于源区和漏区中的硅掺杂结构，其中，硅掺杂结构位于栅极与源极之间或位于栅极与漏极之间，由于该硅掺杂结构可以对位于栅极下方的导电沟道中的载流子的运动起到阻挡作用，使得载流子不会隧穿至栅极下方的绝缘层，同时，由于该硅掺杂结构与源极和漏极的掺杂类型不同
半导体器件及其制备方法

[发明专利]半导体元件及其制造方法-CN201110087535.3有效
发明人：杨怡箴;张耀文;卢道政 -专利权人：旺宏电子股份有限公司
申请日： 2011-04-06 - 公布日： 2012-10-17 - 主分类号： H01L29/06 文献下载
摘要：该半导体元件，包括具有第一导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极以及介电层。第一掺杂区位于基底中，且第一掺杂区中具有沟渠。第二掺杂区位于沟渠底部，第一掺杂区被分隔，形成分离的两个源极或漏极掺杂区，源极掺杂区与漏极掺杂区之间为通道区。栅极位于沟渠之中。介电层覆盖沟渠的侧壁与底部表面，分隔栅极与基底。藉此本发明的半导体元件可以避免短通道效应的产生而且可以降低源极以及漏极掺杂区的阻值。同时本发明还提供了一种半导体元件的制造方法。
半导体元件及其制造方法

[发明专利]组态及制造其中以不同掺杂物定义场效应晶体管的源极和漏极延伸区的半导体结构-CN201080013840.1无效
发明人：桑迪普·R·巴尔;威廉·D·弗伦奇;康斯坦丁·布卢恰 -专利权人：国家半导体公司
申请日： 2010-03-25 - 公布日： 2012-02-29 - 主分类号： H01L21/70 文献下载
摘要：本发明提供一种沿着半导体主体的上方表面设置的绝缘栅场效应晶体管，其包含被沟道区带(244)横向分离的一对源极/漏极区带(240与242)。栅极电极(262)迭置在该沟道区带上方的栅极介电层(260)上方。每一个源极/漏极区带都包含主要部(240M或242M)及较轻度掺杂的横向延伸区(240E或242E)，该较轻度掺杂的横向延伸区横向接续该主要部且横向延伸在该栅极电极的下方。该横向延伸区沿着该上方半导体表面来终止该沟道区带，且其分别大部分由具有不同原子重量的一对半导体掺杂物来定义。如果该晶体管为非对称装置，该源极/漏极区带便会构成源极与漏极。因此，该源极的横向延伸区的掺杂程度轻于该漏极的横向延伸区，且该源极的横向延伸区相比该漏极的横向延伸区利用较高原子重量的掺杂物来定义。
组态制造其中不同掺杂定义场效应晶体管延伸半导体结构

[实用新型]一种金属氧化物半导体场效应晶体管-CN201120453914.5有效
发明人：唐纳德·迪斯尼 -专利权人：成都芯源系统有限公司
申请日： 2011-11-16 - 公布日： 2012-07-11 - 主分类号： H01L29/36 文献下载
摘要：本实用新型的实施例公开了一种金属氧化物半导体场效应晶体管MOSFET，包括：源极区；栅极区；漏极区；以及具有第一掺杂类型的体区，该体区包括阶梯形掺杂区，其中，阶梯形掺杂区的掺杂浓度高于体区上表面的掺杂浓度，该阶梯形掺杂区包括：第一掺杂区，位于栅极区下方；第二掺杂区，位于源极区和漏极区下方；其中，第一掺杂区比第二掺杂区的深度浅，更靠近体区的上表面。
一种金属氧化物半导体场效应晶体管

[发明专利]源漏轻掺杂方法、半导体器件及其制造方法-CN201210097698.4无效
发明人：俞柳江 -专利权人：上海华力微电子有限公司
申请日： 2012-03-23 - 公布日： 2012-08-01 - 主分类号： H01L21/265 文献下载
摘要：本发明公开一种源漏轻掺杂方法，其中离子注入方向向源极方向倾斜并与垂直于衬底方向成一夹角。由于离子注入方向不再垂直于衬底表面，所以源极轻掺杂区和漏极轻掺杂区为非对称结构，漏极轻掺杂区与栅极结构下方的衬底之间的交叠面积减小，从而减小了漏极与栅极之间的寄生交叠电容，进而减小了共源极放大器的密勒电容，有效的提高了共源极放大器的频率响应特性。
源漏轻掺杂方法半导体器件及其制造

[发明专利]半导体器件的制作方法-CN200910201182.8有效
发明人：李敏 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-12-15 - 公布日： 2011-06-15 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底为N型掺杂；在所述半导体衬底上形成栅极结构；进行离子注入，在所述半导体衬底上形成轻掺杂源区与轻掺杂漏区，所述轻掺杂源区与轻掺杂漏区的注入离子为含硼元素离子所述等离子体处理既可以降低衬垫氧化层中的氢含量，还可以减少后续退火处理中轻掺杂源区与轻掺杂漏区的掺杂离子向衬垫氧化层中的扩散，避免了掺杂离子的过度损失。
半导体器件制作方法

[发明专利]一种改进栅结构的槽栅VDMOS器件-CN202110403026.0在审
发明人：涂俊杰;顾航;高巍;戴茂州 -专利权人：成都蓉矽半导体有限公司
申请日： 2021-04-15 - 公布日： 2021-05-14 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种改进栅结构的槽栅VDMOS器件，包括栅极结构、源极结构、漏极结构和漂移区结构：栅极结构包括栅极金属、重掺杂第一导电类型多晶硅栅电极、轻掺杂第二导电类型多晶硅电极、沟槽氧化层、隔离氧化层；源极结构包括重掺杂第一导电类型源区、中等掺杂第二导电类型体区、重掺杂第二导电类型欧姆接触区、源极金属；漂移区结构包括轻掺杂第一导电类型漂移区；漏极结构包括重掺杂第一导电类型漏区和漏极金属，本发明中的掺杂方式在多晶硅栅内引入了二极管结构，所以分区掺杂的多晶硅栅极内部会形成一个PN结势垒电容，原本的栅漏电容会与分区异型掺杂的栅内PN结电容耦合，从而减小总的栅漏电容，降低器件开关损耗，提高开关速度。
一种改进结构 vdmos 器件

[发明专利]半导体装置及其形成方法-CN200510131855.9有效
发明人：郑水明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2005-12-20 - 公布日： 2007-01-17 - 主分类号： H01L21/336 文献下载
摘要：上述半导体装置包含：一栅介电层于一基底中的一沟道区上；一栅极于上述栅介电层上；一栅极介电层置于上述栅极的侧缘；以及实质上与上述栅极介电层的侧缘对齐的一源/漏极区。其中上述源/漏极区具有：第一掺杂区与上述栅极部分重叠；第二掺杂区，其与上述沟道区的距离大于该第一掺杂区与上述沟道区的距离；以及第三掺杂区，其与上述沟道区的距离大于上述第二掺杂区与上述沟道区的距离。上述源/漏极区较好为具有与上述栅极间隔物有一既定间隔的外延区。本发明所述半导体装置及其形成方法可降低源/漏极区与沟道区之间的片电阻，并提升漏极饱和电流。
半导体装置及其形成方法

[发明专利]半导体可变电容器组件及变容器组件-CN201110125743.8有效
发明人：陈家忠;周淳朴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-05-12 - 公布日： 2012-03-14 - 主分类号： H01L29/94 文献下载
摘要：变容器组件包括井区，井区配置于基板之上，且重掺杂井区配至于井区之上，其中井区和重掺杂井区是相同的导电型。栅介电层在重掺杂井区的顶面形成。栅电极在栅介电层上形成。源极区与漏极区在重掺杂井区的相对边上形成，源极区与漏极区的底面与井区接触，其中源极区与漏极区是相反的导电型。
半导体可变电容器组件容器

[发明专利]静电放电防护电路布局架构-CN200610057183.6无效
发明人：吴宜勋;游国丰;李建兴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2006-03-13 - 公布日： 2006-12-20 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种静电放电防护电路布局架构，包括：第一金属氧化物半导体元件区、第二金属氧化物半导体元件区以及第二掺杂型态的掺杂区。其中第一金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区；第二金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区，相邻于第一金属氧化物半导体元件区；以及第二掺杂型态的一掺杂区，设置于第一金属氧化物半导体元件以及第二金属氧化物半导体元件的源/漏极区之间，因此，于掺杂区以及源/漏极区交界处形成至少一二极管，以于静电放电事件时释放静电放电电荷。
静电放电防护电路布局架构

[发明专利]实现源体欧姆接触的SOI MOS器件制作方法-CN201010220390.5有效
发明人：陈静;伍青青;罗杰馨;肖德元;王曦 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2010-07-06 - 公布日： 2011-01-19 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种实现源体欧姆接触的SOI MOS器件制作方法，先制作栅区，进行高剂量的源区和漏区轻掺杂，形成较高浓度的轻掺杂N型源区和轻掺杂N型漏区，之后在栅区周围制备侧墙隔离结构，进行源区和漏区离子注入，通过一道在源区位置设有开口的掩膜版，倾斜的进行重掺杂P离子注入，从而在源区与体区之间形成重掺杂的P型区，最后在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与其旁边的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOIMOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
实现欧姆接触 soi mos 器件制作方法

[发明专利]晶体管及其形成方法-CN201410437401.3有效
发明人：邱慈云;施雪捷;辜良智;吕瑞霖;魏琰;刘欣;蔡建祥 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2014-08-29 - 公布日： 2018-10-16 - 主分类号： H01L27/092 文献下载
摘要：一种晶体管及其形成方法，其中，晶体管的形成方法，包括：提供包括相邻接的第一区域、第二区域和第三区域的半导体衬底；进行阱区离子注入，在所述半导体衬底内形成阱区；进行沟道区离子注入，在第一区域中的阱区表面内形成第一掺杂区；在所述第一区域的半导体衬底上形成栅极结构，所述栅极结构覆盖第一区域中的第一掺杂区；进行浅掺杂离子注入，在栅极结构一侧的第二区域的半导体衬底内形成浅掺杂源区，在栅极结构另一侧的第三区域的半导体衬底内形成浅掺杂漏区；在浅掺杂源区上形成抬高源区，在浅掺杂漏区上形成抬高漏区。本发明的方法减小了源区和漏区与沟道区以及衬底之间的寄生电容。
晶体管及其形成方法

[发明专利]半导体器件及其制备方法-CN202011300897.1在审
发明人：孙超 -专利权人：长江存储科技有限责任公司
申请日： 2020-11-19 - 公布日： 2021-02-26 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及其制备方法，半导体器件包括：半导体衬底；阱区设置在半导体衬底中；栅极设置于半导体衬底上，且栅极在半导体衬底的厚度方向上与阱区的一部分重叠，以在阱区中定义沟道区；重掺杂源极区及重掺杂漏极区设置在阱区中，且位于沟道区的两侧，轻掺杂漏区设置在阱区中，且位于重掺杂源极区与沟道区之间及重掺杂漏极区与沟道区之间；栅氧化层设置在半导体衬底上，位于栅极与阱区之间，且在半导体衬底的厚度方向上栅氧化层与轻掺杂漏区至少部分重叠；隔离层设置在轻掺杂漏区与栅氧化层之间，隔离层的导电类型与轻掺杂漏区的导电类型互补。本发明减小了界面缺陷对轻掺杂漏区的影响，提高了半导体器件的可靠性等性能。
半导体器件及其制备方法