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[发明专利]具有改进击穿电压的场效应晶体管和形成这种场效应晶体管的方法-CN201180047236.5有效
发明人： E·J·考尼;P·M·达利;J·辛赫;S·惠斯顿;P·M·迈克古尼斯;W·A·拉尼 -专利权人：美国亚德诺半导体公司
申请日： 2011-09-22 - 公布日： 2013-06-05 - 主分类号： H01L29/10 文献下载
摘要：在一个实施方案中，形成晶体管的方法包括以下步骤：通过用第一掺杂物类型掺杂半导体形成第一类型半导体来形成漏极（10）和源极（8），所述漏极和所述源极彼此隔开，其中，所述漏极包括具有第一掺杂物浓度且与第二漏极区（204）相邻的第一漏极区（202），使得所述第二漏极区的至少一部分位于所述第一漏极区和所述源极之间，以及还包括通过掺杂所述半导体形成位于所述漏极和所述源极中间的第二类型半导体来形成中间区（200），所述中间区与所述第二漏极区隔开
具有改进击穿电压场效应晶体管形成这种方法

[发明专利]EDMOS晶体管及其制作方法-CN201110029618.7有效
发明人：吴小利 -专利权人：上海宏力半导体制造有限公司
申请日： 2011-01-27 - 公布日： 2011-06-15 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种EDMOS晶体管及其制作方法，所述晶体管包括：具有深掺杂阱的半导体衬底；位于深掺杂阱内且相邻的第一掺杂阱和第二掺杂阱；位于第一掺杂阱和第二掺杂阱上方的栅介质层；栅极，位于所述栅介质层表面；源区，位于所述第一掺杂阱内；漏区，位于所述第二掺杂阱内，且所述漏区位于第二掺杂阱的远离所述栅极和源区的一侧；轻掺杂区，位于所述第二掺杂阱内，所述轻掺杂区的一个侧面与所述栅极和栅介质层的一个侧面相对，且所述轻掺杂区的另一个侧面与所述漏区之间具有间隙，所述轻掺杂区与第二掺杂阱的导电类型相反；位于所述深掺杂阱表面的层间介质层、源区导电插塞和漏区导电插塞。
edmos 晶体管及其制作方法

[发明专利]半导体元件及其制作方法-CN201610008230.1有效
发明人：戴炘;林玮翔;吕明政 -专利权人：力晶积成电子制造股份有限公司
申请日： 2016-01-07 - 公布日： 2019-10-11 - 主分类号： H01L29/423 文献下载
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件包括一基底；一源极掺杂区，设于基底中；一漏极掺杂区，设于基底中，并与源极掺杂区相隔一预定距离；一通道区域，介于源极掺杂区与漏极掺杂区之间；以及一栅极结构
半导体元件及其制作方法

[发明专利]半导体结构及其形成方法-CN201910577066.X在审
发明人：赵猛 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-06-28 - 公布日： 2020-12-29 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构两侧衬底中的源漏掺杂区、位于源漏掺杂区上的抗刻蚀层以及覆盖抗刻蚀层和栅极结构侧壁的层间介质层，层间介质层露出栅极结构的顶部；刻蚀层间介质层，形成露出部分抗刻蚀层的第一开口；形成第一开口后，去除源漏掺杂区上的抗刻蚀层，形成第二开口，第一开口底端在衬底上的投影位于第二开口在衬底上的投影中；在第一开口和第二开口中形成接触孔插塞。与只形成第一开口的情况相比，第二开口露出的源漏掺杂区的面积大于第一开口露出的源漏掺杂区的面积，使得接触孔插塞与源漏掺杂区的接触电阻变小，提高了半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]一种分开优化源/漏极的方法-CN200710047994.2有效
发明人：赵猛;王津洲 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2007-11-08 - 公布日： 2009-05-13 - 主分类号： H01L21/336 文献下载
摘要：一种分开优化源/漏极的方法，其特征在于，包括，在制作好衬底并在衬底上形成一层氧化物之后，在衬底上形成栅极；进行轻掺杂源/漏极离子注入，在衬底上形成轻掺杂源/漏区；再进行第一次环形离子注入，在所述的源区和漏区注入离子；然后再进行第二次环形离子注入，只在所述的源区注入离子；在栅极的两边形成侧墙；再进行重掺杂离子注入，在所述的源区和漏区上形成源极和漏极。
一种分开优化方法

[发明专利]一种DDD UHV MOS器件结构及其制造方法-CN201910486636.4在审
发明人：田武;许文山;孙超 -专利权人：长江存储科技有限责任公司
申请日： 2019-06-05 - 公布日： 2019-08-20 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种DDD UHV MOS器件结构及其制造方法，在衬底上可以形成有栅极，在栅极两侧的衬底中形成有浅掺杂区，在浅掺杂区可以形成源漏区，源漏区可以形成金属硅化物层，这样在源漏区与外围电路中的接触塞连接时，在确保UHV高的击穿电压的同时，金属硅化物层可以与源漏区形成良好接触，降低接触塞和源漏之间的接触电阻，从而降低器件的整体功耗，提高器件性能。
源漏区金属硅化物层浅掺杂区接触塞衬底击穿电压降低器件接触电阻良好接触器件性能外围电路整体功耗源漏制造申请

[发明专利]半导体器件制造方法-CN201410499479.8在审
发明人：秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-09-25 - 公布日： 2016-04-13 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构以及第一栅极侧墙；在第一栅极侧墙两侧外延生长形成抬升区；执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；完成后续工艺，形成接触互连。依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
半导体器件制造方法

[发明专利]将掺杂剂注入到III族氮化物结构中的方法及形成的器件-CN201310162628.7有效
发明人：邱汉钦;江振豪;陈祈铭;喻中一 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-05-03 - 公布日： 2017-11-21 - 主分类号： H01L21/265 文献下载
摘要：一种方法包括在衬底上形成III‑V族化合物层并且将主掺杂剂注入到III‑V族化合物层以形成源极区和漏极区。方法进一步包括将V族物质注入到源极区和漏极区。半导体器件进一步包括III‑V族层中的源极区和漏极区，其中，源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且第二掺杂剂包括V族材料。本发明还提供了将掺杂剂注入到III族氮化物结构中的方法及形成的器件。
掺杂注入 iii 氮化物结构中的方法形成器件

[发明专利]高压MOSFET、半导体结构及其制造方法-CN201610915568.5有效
发明人：陈翔裕;吴国铭;林怡君;亚历克斯·卡尔尼茨基 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-10-21 - 公布日： 2020-12-11 - 主分类号： H01L29/78 文献下载
摘要：半导体器件包括阱区、第一掺杂区、漏极区、源极区和栅电极。第一导电类型的第一掺杂区位于阱区内的第一侧处。第一导电类型的漏极区位于第一掺杂区内。第一导电类型的源极区位于阱区的第二侧处，其中第二侧与第一侧相对。栅电极位于阱区上方并且位于源极区和漏极区之间。漏极区的表面和源极区的表面限定了沟道，并且源极区的表面与阱区直接接触。
高压 mosfet 半导体结构及其制造方法

[发明专利]MOS器件及其制备方法-CN201110412663.0有效
发明人：邱慈云;朱东园;范永洁;钱文生;徐向明;肖胜安;陈帆;刘鹏;陈雄斌;潘嘉;刘冬华;孙娟;袁媛;吴智勇;黄志刚;王雷;郭晓波;孟鸿林;苏波;季伟;程晓华;钱志刚;陈福成;刘继全;孙勤;金锋;刘梅 -专利权人：上海华虹NEC电子有限公司
申请日： 2011-12-12 - 公布日： 2013-06-19 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种MOS器件，源漏区包括位于有源区中的源漏掺杂区和位于有源区上方的源漏多晶硅层，通过在源漏多晶硅层外侧的锗硅多晶硅层上形成金属接触来引出源漏极的。位于有源区中的源漏掺杂区的面积不必要包容金属接触的面积，故能使有源区的面积能做到最小，从而能提高器件的性能和集成度。本发明的源漏掺杂区的结深较浅，能够降低短沟道效应和缓解较严重的LOD效应。本发明还公开了一种MOS器件的制备方法，能充分解决工艺中的刻蚀停止方面的难题和优化栅极和源漏间的隔离问题。
mos 器件及其制备方法

[发明专利]半导体元件及其制造方法-CN201811328292.6有效
发明人：萧逸璿 -专利权人：旺宏电子股份有限公司
申请日： 2018-11-08 - 公布日： 2023-03-24 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种半导体元件，其包括基底、第一阱区、源极区、漏极区、隔离结构、栅极结构以及顶掺杂区。第一阱区设置于基底中。源极区与漏极区设置于基底中，且漏极区位于所述第一阱区中。隔离结构设置于源极区与漏极区之间。栅极结构设置于源极区与漏极区之间的基底上，且栅极结构覆盖部分的隔离结构。顶掺杂区设置于隔离结构下方的第一阱区中。源极区与漏极区之间包括多个直线区域以及多个转弯区域。在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括多个特定宽度。多个特定宽度的最大宽度小于或等于6μm。本发明另外提供一种半导体元件的制造方法。
半导体元件及其制造方法

[发明专利]一种高电压电流金属氧化物半导体电路结构-CN200910006817.9无效
发明人：范秉尧;谢明易;廖作祥;陈茂华 -专利权人：宏海微电子股份有限公司
申请日： 2009-02-27 - 公布日： 2010-09-01 - 主分类号： H01L27/088 文献下载
摘要：一种应用于实现高电压高电流金属氧化物半导体电路结构，包括：一深-N井、一位于NWD之内的P井、多个位于NWD与PW之内的n+掺杂区以及p+掺杂区、多个场效氧化区、一连接至一该掺杂区的基体、一连接至一掺杂区的源极、一连接至一掺杂区的漏极、及一位于源极与漏极之间的栅极，其中，半导体结构的上视图中的所有区域，包括该NWD、PW、FOX、n+掺杂区与p+掺杂区，不限定于任何特定形状，但呈现相互包围环绕的向外辐射的状态，且与基体连接的掺杂区为与源极连接的掺杂区所环绕，再依序由内向外分别被，与该栅极连接的掺杂区、FOX区、与漏极连接的掺杂区所包围，因此上视图呈现一环环围绕的重叠区域，并且使得电流能从源极以向外辐射方式流向漏极
一种电压电流金属氧化物半导体电路结构

[发明专利]半导体结构及其制造方法、存储器-CN201910434483.9在审
发明人：杨正杰 -专利权人：长鑫存储技术有限公司
申请日： 2019-05-23 - 公布日： 2020-11-24 - 主分类号： H01L27/112 文献下载
摘要：本发明实施例涉及一种半导体结构及其制造方法、存储器，半导体结构包括：衬底、栅极结构、第一源漏掺杂区以及第二源漏掺杂区；位于所述衬底内的反熔丝电容，所述第一源漏掺杂区作为所述反熔丝电容的电极板，所述反熔丝电容还包括：位于所述第一源漏掺杂区侧壁表面的电容介质层以及位于所述电容介质层表面的电容导电层。本发明实施例中，反熔丝电容设置于衬底内，且利用控制栅晶体管中的源极或者漏极作为反熔丝电容的下电极板，提供一种具有全新结构的半导体结构。
半导体结构及其制造方法存储器

[发明专利]显示基板及其制备方法和显示装置-CN202280000099.8在审
发明人：关峰 -专利权人：京东方科技集团股份有限公司
申请日： 2022-01-28 - 公布日： 2023-10-24 - 主分类号： H01L27/12 文献下载
摘要：衬底基板和沿远离衬底基板的方向依次设置的第一晶体管层和第二晶体管层，第一晶体管层包括第一有源层，第二晶体管层包括第二有源层，第一有源层与第二有源层之间设置有至少一层绝缘层；第一有源层和第二有源层的材料均包括低温多晶硅材料，第一有源层包括第一沟道区和第一源漏掺杂区，第二有源层包括第二沟道区和第二源漏掺杂区，至少一个第二源漏掺杂区在衬底基板上的正投影与至少一个第一源漏掺杂区在衬底基板上的正投影存在交叠，至少一个第二源漏掺杂区通过填充于绝缘层上第一过孔内的连接部与对应的第一源漏掺杂区相连
显示及其制备方法显示装置

[发明专利]晶体管装置-CN201910571571.3有效
发明人：陈明炎;李明贤;张哲嘉 -专利权人：友达光电股份有限公司
申请日： 2019-06-26 - 公布日： 2023-01-17 - 主分类号： H01L29/78 文献下载
摘要：一种晶体管装置，配置于基板上并包括半导体层、第一栅极、第二栅极与两源漏极。半导体层配置于基板上且具有通道区、两轻掺杂区以及两源漏极区。两轻掺杂区的每一者具有与通道区邻接的第一交界以及与两源漏极区的其中一者邻接的第二交界。第一栅极延伸横跨半导体层的通道区，其中第一栅极的边界对齐第一交界。第二栅极叠置于第一栅极上，且接触第一栅极，其中第二栅极于厚度方向上重叠两轻掺杂区。两源漏极分别接触半导体层的两源漏极区。
晶体管装置