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[发明专利]半导体结构及其形成方法-CN201710734937.5有效
发明人：张璐;查源卿 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-08-24 - 公布日： 2020-11-27 - 主分类号： H01L27/11524 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，包括单元存储器区和内容可寻址存储器区；在基底上形成栅极结构，包括隧穿氧化层以及位于隧穿氧化层上的浮置栅层；在单元存储器区栅极结构两侧的基底内形成第一源漏掺杂区；在内容可寻址存储器区栅极结构两侧的基底内形成第二源漏掺杂区，第二源漏掺杂区的掺杂浓度小于第一源漏掺杂区的掺杂浓度。通过降低第二源漏掺杂区的掺杂浓度，以提高内容可寻址存储器的初始阈值电压，相应使得浮置栅层在本征态时所具有的电子增多，因此可以改善陷阱辅助隧穿效应，从而提高内容可寻址存储器的数据保存能力；此外，第一源漏掺杂区的掺杂浓度不受影响，从而使单元存储器区的性能不受影响。
半导体结构及其形成方法

[发明专利]晶体管的制造方法-CN201110354662.5有效
发明人：苏国辉;陈逸男;刘献文 -专利权人：南亚科技股份有限公司
申请日： 2011-10-25 - 公布日： 2013-04-03 - 主分类号： H01L21/336 文献下载
摘要：透过图案化牺牲层为掩模，对基底进行掺杂制程，以在开口所暴露的基底中形成源极掺杂区与漏极掺杂区。进行选择性成长制程，以分别在源极掺杂区与漏极掺杂区上形成源极与漏极。移除图案化牺牲层，以暴露源极与漏极之间的基底。在源极与漏极之间的基底上形成栅极。
晶体管制造方法

[发明专利]半导体元件及静电放电防护方法-CN202010271862.3在审
发明人：王世钰;黄文聪;徐志纬 -专利权人：旺宏电子股份有限公司
申请日： 2020-04-09 - 公布日： 2021-10-12 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种半导体元件及静电放电防护方法，半导体元件包括第一源/漏极区、第二源/漏极区、基极区、第一静电放电区及第二静电放电区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一源/漏极区及第二源/漏极区形成于基极区上。第一静电放电区包含第一型的第一掺杂区及第二型的第一阱区。第一掺杂区用以接收第二电源电压，且形成于第一阱区中。第二静电放电区包含第一型的第二掺杂区及第二型的第二阱区。第二掺杂区用以接收第一电源电压，且形成于第二阱区中。第一源/漏极区及该第二源/漏极区设置于第一静电放电区及第二静电放电区之间。
半导体元件静电放电防护方法

[发明专利]TFT器件及其制备方法、阵列基板-CN202210178801.1在审
发明人：弓程 -专利权人：广州华星光电半导体显示技术有限公司
申请日： 2022-02-25 - 公布日： 2022-06-03 - 主分类号： H01L29/786 文献下载
摘要：本发明提供一种TFT器件及其制备方法、阵列基板，该TFT器件中的有源层包括：源极掺杂区、漏极掺杂区、位于源极掺杂区和漏极掺杂区之间的沟道区；源极掺杂区与源极之间设置有第一金属氧化物层，漏极掺杂区与漏极之间设置有第二金属氧化物层，源极通过第一金属氧化物层与源极掺杂区电性连接，漏极通过第二金属氧化物层与漏极掺杂区电性连接；由于第一金属氧化物层和第二金属氧化物层与有源层中的金属氧化物层接触较好，第一金属氧化物层和第二金属氧化物层可以作为源极、漏极与有源层之间的过渡层，可以有效改善二者欧姆接触问题，从而提高TFT器件的充电率，进而满足大尺寸显示面板的显示分辨率和刷新率。
tft 器件及其制备方法阵列

[发明专利]半导体结构及其形成方法-CN201710612272.0有效
发明人：吴健;张焕云 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-07-25 - 公布日： 2021-03-09 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体结构及其形成方法，其中，形成方法包括：在基底上形成介质结构，所述介质结构覆盖第一栅极结构和第一源漏掺杂区；采用第一刻蚀工艺刻蚀所述介质结构，在所述介质结构内形成第一源漏凹槽，且所述第一源漏掺杂区位于所述第一源漏凹槽的底部；采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区，在所述第一源漏掺杂区内形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。所述形成方法降低后续形成的第一源漏插塞与第一源漏掺杂区的接触电阻，提高半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]一种集成光电传感器及其制备方法-CN202011488405.6在审
发明人：王凯;齐一泓;周贤达 -专利权人：中山大学
申请日： 2020-12-16 - 公布日： 2021-03-16 - 主分类号： H01L27/146 文献下载
摘要：本发明提供了一种高增益及宽动态响应范围的集成光电传感器，其掺杂源区和掺杂漏区间隔设置于衬底的顶部，掺杂源区顶部形成源极电极，掺杂漏区顶部形成漏极电极；栅绝缘层设置于掺杂源区和掺杂漏区之间，其顶部设置有栅电极；掺杂源区、源极电极、掺杂漏区、漏极电极、栅绝缘层和栅电极形成场效应晶体管；光敏掺杂区与所述衬底形成光敏二极管，所述光敏掺杂区顶部形成光敏二极管的顶部电极，所述衬底为光敏二极管的底部电极并与场效应晶体管的背沟道相连；所述隔离区设置于所述光敏二极管与所述场效应晶体管之间。
一种集成光电传感器及其制备方法

[发明专利]一种用于低温多晶硅薄膜晶体管的制造方法-CN201210545696.7无效
发明人：吴彦佑;方俊雄;蔡志鸿 -专利权人：友达光电股份有限公司
申请日： 2012-12-14 - 公布日： 2013-03-27 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种用于低温多晶硅薄膜晶体管的制造方法，包括：形成多晶硅主动层，以便在基板上定义出多晶硅主动区；形成图案化的透明导电氧化物金属层，用以定义出漏极掺杂区与源极掺杂区；形成栅极金属层；采用离子植入制程，形成该漏极掺杂区、该源极掺杂区以及轻掺杂漏极端；分别形成漏极金属层和源极金属层于栅极金属层的两侧；以及形成绝缘保护层于漏极金属层和源极金属层的上方。相比于现有技术，本发明利用透明导电氧化物金属层及栅极绝缘层的总厚度与单个栅极绝缘层之间的厚度差异，搭配P+植入能量，从而使用同一道掺杂制程即可达到轻掺杂漏极端、漏极掺杂区和源极掺杂区所需的掺杂剂量，进而减少光罩的使用数量
一种用于低温多晶薄膜晶体管制造方法

[发明专利]薄膜晶体管及其制备方法-CN201410766417.9有效
发明人：赵海廷;魏朝刚;刘青刚 -专利权人：昆山国显光电有限公司
申请日： 2014-12-11 - 公布日： 2018-11-09 - 主分类号： H01L29/786 文献下载
摘要：本发明公开一种薄膜晶体管及其制备方法，薄膜晶体管包括：基板；多晶硅半导体层，包括沟道区、源极和漏极及至少一个轻掺杂漏区；栅绝缘层，包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层，下层的氧化硅层覆盖沟道区、源极、漏极及轻掺杂漏区，上层的氮化硅层或氮氧化硅层沉积于下层的氧化硅层上且仅覆盖轻掺杂漏区和沟道区；及栅极层，设置在上层的氮化硅层或氮氧化硅层之上且仅覆盖沟道区。多晶硅半导体层上设置双层栅绝缘层，通过一次光刻工艺，使源漏极、沟道区及轻掺杂漏区上的膜层结构不同，然后仅通过一次离子注入即可完成LDD轻掺杂和源漏区重掺杂，简化工艺步骤，节约成本，LDD掺杂和源漏区掺杂均为自对准掺杂
薄膜晶体管及其制备方法

[发明专利]一种高压VDMOS器件及其制备方法-CN202110190174.9有效
发明人：陈利 -专利权人：厦门芯一代集成电路有限公司
申请日： 2021-02-18 - 公布日： 2022-08-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种高压VDMOS器件及其制备方法，包括：N型重掺杂衬底，P型掺杂区，N型掺杂区，本征区，P型阱区，P型重掺杂源区，N型重掺杂源区，高K绝缘层，栅极多晶硅区，栅极电极，源极电极和漏极电极；其中漏极电极设在N型重掺杂衬底下表面，N型重掺杂衬底上设有P型掺杂区、N型掺杂区、本征区，本征区设在中间，本征区的两侧设有N型掺杂区，N型掺杂区的两侧设有P型掺杂区，在P型掺杂区和N型掺杂区上设有P型阱区，在P型阱区上设有P型重掺杂源区和N型重掺杂源区，P型重掺杂源区远离栅结构区，栅结构区设在本征区上，对源极、漏极和栅极沉积金属电极。
一种高压 vdmos 器件及其制备方法

[发明专利]背棚MOS晶体管及其制作方法和静态随机存储器-CN03137020.9无效
发明人：张盛东;陈文新;黄如;刘晓彦;张兴;韩汝琦;王阳元 -专利权人：北京大学
申请日： 2003-05-29 - 公布日： 2003-11-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种自对准的背栅MOS晶体管结构，包括栅电极、侧墙介质层、栅介质层、源漏重掺杂区和源漏轻掺杂区构成的源漏区、沟道区，其源漏区和沟道区掺杂与栅电极相互自对准；源漏区的重掺杂区与沟道区之间存在与栅电极自对准的且对称的轻掺杂区；源漏区厚而沟道区薄。其制作方法，是在背栅电极和背栅介质层形成后，淀积一较厚的Si膜，然后进行无掩膜较低能量的离子注入掺杂，接着用化学机械抛光进行表面平坦化。本发明背栅MOS晶体管结构，其自对准结构使得器件特性的离散最小化；其厚源漏区以及对应的轻掺杂区导致寄生电阻和关态电流减小；其薄沟道区能提供大的导通电流和改善短沟道效应。
mos 晶体管及其制作方法静态随机存储器

[发明专利]MOS器件的制备方法-CN202211514669.3在审
发明人：罗军;孔梦娟;许静;孙祥烈 -专利权人：中国科学院微电子研究所;广东省大湾区集成电路与系统应用研究院
申请日： 2022-11-28 - 公布日： 2023-05-09 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种MOS器件的制备方法，包括：提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；对源/漏区进行掺杂；对掺杂后的源/漏区进行氢气烘烤处理，以使源/漏区表面平整化；在平整化的源/漏区表面形成金属硅化物。本发明能够降低源漏接触电阻。
mos 器件制备方法

[发明专利]半导体结构及其形成方法、测量电容的方法-CN201610919830.3有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2016-10-21 - 公布日： 2020-06-09 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体结构及其形成方法、测量电容的方法，其中半导体结构包括：基底，基底包括器件区和隔离区位于器件区基底表面的第一栅极结构；分别位于第一栅极结构两侧的器件区衬底中的第一轻掺杂源区和第一轻掺杂漏区；位于器件区第一轻掺杂源区中的第一源区；位于第一轻掺杂漏区中的第一漏区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二源区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接。所述形成方法能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量。
半导体结构及其形成方法测量电容

[发明专利]半导体结构及其形成方法-CN201710131007.0有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-03-07 - 公布日： 2020-10-09 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：形成基底；在所述基底上形成栅极结构；形成位于所述栅极结构两侧基底内的源漏掺杂区；在所述栅极结构露出的基底上形成介质层，所述介质层覆盖所述源漏掺杂区；形成贯穿所述介质层的接触孔，所述接触孔底部露出所述源漏掺杂区；在所述接触孔露出的源漏掺杂区上形成氧化金属层；在形成有氧化金属层的接触孔内形成插塞。本发明技术方案能够有效的抑制插塞与源漏掺杂区界面处费米能级钉扎的现象，从而有利于降低所述插塞和所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。
半导体结构及其形成方法

[发明专利]一种具有双极型工作特性的薄膜晶体管-CN201410058523.1有效
发明人：王明湘;张冬利;陈杰 -专利权人：苏州大学
申请日： 2014-02-21 - 公布日： 2018-07-06 - 主分类号： H01L29/786 文献下载
摘要：本发明涉及一种具有双极型工作特性的薄膜晶体管，其包括：绝缘衬底、半导体有源区、金属源区、金属漏区、栅绝缘层、栅电极和源漏区附近的调制掺杂区；栅极电压可在半导体有源区表面诱导出导电沟道，此导电沟道将连接金属源区和金属漏区金属源区与沟道区之间的区域以及金属漏区与沟道区之间的区域均包含可调节空穴和电子势垒高度的调制掺杂区,该调制掺杂区在沟道区的不同深度含有导电类型互补的杂质掺杂。本发明利用源漏区附近的调制掺杂区对电子和空穴势垒高度的调制作用,可以实现在正负栅极电压下都能开启的双极型薄膜晶体管。
调制掺杂薄膜晶体管沟道区金属漏双极型半导体有源区导电沟道工作特性金属源区栅极电压源漏区空穴表面诱导导电类型电子势垒空穴势垒连接金属杂质掺杂栅绝缘层可调节栅电极衬底源区调制绝缘

[发明专利]半导体器件及其制造方法-CN201010253812.9有效
发明人：邵丽;巨晓华 -专利权人：上海宏力半导体制造有限公司
申请日： 2010-08-09 - 公布日： 2012-03-14 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底包括垂直延伸MOS晶体管区，所述衬底具有第一导电类型；在垂直延伸MOS晶体管区的衬底内形成漏轻掺杂区；在所述衬底上形成栅极结构，所述栅极结构的一侧覆盖部分的漏轻掺杂区；以所述栅极结构为掩膜，对漏轻掺杂区和衬底进行第二导电类型离子注入，形成漏重掺杂区和源重掺杂区。本发明所述栅极结构覆盖有部分的漏轻掺杂区，并采用栅极结构为掩膜，进行漏重掺杂区或源重掺杂区的离子注入，使得漏重掺杂区与侧墙的距离保持稳定，进而漏源极导通电阻值和驱动电流保持稳定，提高半导体器件制造工艺的稳定性
半导体器件及其制造方法