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[发明专利]改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件-CN201610585568.3在审
发明人：颜丙勇;杜宏亮 -专利权人：上海华力微电子有限公司
申请日： 2016-07-22 - 公布日： 2016-10-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。根据本发明的改善栅极诱导漏极漏电的方法包括：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域
改善栅极诱导漏电方法以及均匀沟道掺杂器件

[发明专利]半导体装置及其形成方法-CN201710292879.5有效
发明人：王琮玄;陈侃升;吴信霖;周永隆;魏云洲;李家豪;廖志成 -专利权人：世界先进积体电路股份有限公司
申请日： 2017-04-28 - 公布日： 2021-12-07 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体装置及其形成方法，装置包括设置于半导体基板上的栅极结构、设置于上述栅极结构侧壁上的侧壁间隔物、形成于上述栅极结构两侧的半导体基板中的轻掺杂源极/漏极区、形成于上述侧壁间隔物两侧的半导体基板中的源极/漏极区、形成于上述栅极结构下的半导体基板中且邻近于上述轻掺杂源极/漏极区的晕状植入(halo implant)区、形成于上述栅极结构下的半导体基板中且位于上述轻掺杂源极/漏极区及晕状植入区之间的反向掺杂区上述反向掺杂区的掺杂浓度低于晕状植入区的掺杂浓度。
半导体装置及其形成方法

[发明专利]半导体装置的制造方法-CN202210523135.0在审
发明人：林士豪;杨智铨;陈稚轩;陈柏宁;周佳弘;苏信文;黄志翔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-13 - 公布日： 2022-09-27 - 主分类号： H01L21/336 文献下载
摘要：半导体装置的制造方法包含在装置区中提供鳍元件，以及在鳍元件上方形成虚设栅极。在一些实施例中，方法更包含在相邻于虚设栅极的源极/漏极区中形成源极/漏极部件。在一些情况中，源极/漏极部件包含底部区及顶部区，顶部区在顶部区与底部区之间的界面接触底部区。在一些实施例中，方法更包含将多个掺杂物杂质植入源极/漏极部件中。在一些范例中，多个掺杂物杂质包含底部区中的第一掺杂物的布植以及顶部区的第二掺杂物的布植。在一些实施例中，第一掺杂物具有底部区中的第一渐变掺杂轮廓，且第二掺杂物具有顶部区中的第二渐变掺杂轮廓。
半导体装置制造方法

[发明专利]半导体结构及其形成方法-CN202110615547.2在审
发明人：金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-06-02 - 公布日： 2022-12-06 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：凸起部，分立于器件区的衬底；沟道结构，位于凸起部上；隔离层，位于衬底上且围绕凸起部且露出沟道结构；掩埋电源轨，贯穿电源轨道区的隔离层和部分厚度衬底，掩埋电源轨与凸起部平行间隔设置；栅极结构，位于隔离层上且横跨沟道结构；源漏掺杂区，位于栅极结构两侧的沟道结构中；层间介质层，位于栅极结构侧部的隔离层上且覆盖源漏掺杂区；源漏互连层，贯穿源漏掺杂区和掩埋电源轨顶部上的层间介质层，源漏互连层与源漏掺杂区相接触，且源漏互连层的底部与掩埋电源轨的顶面相接触，从而源漏互连层与掩埋电源轨之间无需通过接触插塞(Via)实现电连接，优化源漏互连层和掩埋电源轨之间的电连接性能。
半导体结构及其形成方法

[发明专利]半导体结构-CN201410757053.8有效
发明人：林正基;叶宇能;连士进 -专利权人：旺宏电子股份有限公司
申请日： 2014-12-11 - 公布日： 2019-09-24 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体结构，其包括一掺杂基底、一栅结构、一源极、一漏极与一场掺杂区。源极与漏极分别位于栅结构的相对侧的掺杂基底中。场掺杂区具有相反于源极与漏极的导电型。场掺杂区从源极延伸超过栅结构的一第一栅侧壁，而未到达栅结构相对于第一栅侧壁的一第二栅侧壁。
半导体结构

[发明专利]半导体结构及其制备方法-CN202310417511.2在审
发明人：杨杰;杨航 -专利权人：长鑫存储技术有限公司
申请日： 2023-04-13 - 公布日： 2023-07-07 - 主分类号： H01L29/06 文献下载
摘要：本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决半导体器件功耗大的问题，该半导体结构包括衬底，衬底包括多个间隔设置的有源区；有源区中具有源极和漏极，源极和漏极之间具有栅极，栅极下方有沟道区；源极和漏极均包括掺杂区，源极的掺杂区和漏极的掺杂区沿栅极的中轴线对称设置；各掺杂区包括第一子掺杂区、第二子掺杂区和第三子掺杂区，第一子掺杂区、第二子掺杂区和第三子掺杂区由顶部至底部依次设置，第三子掺杂区靠近沟道区的一端向第一子掺杂区延伸并与第一子掺杂区连接；其中，第一子掺杂区和第三子掺杂区的掺杂浓度大于第二子掺杂区的掺杂浓度。
半导体结构及其制备方法

[发明专利]一种减小辐射产生电荷收集的CMOS器件及其制备方法-CN201110359705.9有效
发明人：黄如;谭斐;安霞;黄芊芊;杨东;张兴 -专利权人：北京大学
申请日： 2011-11-14 - 公布日： 2012-03-21 - 主分类号： H01L27/092 文献下载
摘要：本发明的CMOS器件在源区和漏区的正下方设置重掺杂的抑制电荷收集区，该区域的掺杂类型和源区和漏区的掺杂类型相反，且掺杂浓度不小于源区和漏区的掺杂浓度。抑制电荷收集区的横向范围略小于或者等于源区和漏区的横向范围，且向沟道的横向位置不超过源区和漏区的边缘。本发明的CMOS器件可以大大减小单粒子作用下出现的“漏斗”范围，使在电场作用下瞬时收集的电荷减小。
一种减小辐射产生电荷收集 cmos 器件及其制备方法

[发明专利]用于数据存储电路的非对称性晶体管-CN200780026669.6有效
发明人： T·R·怀特;J·D·伯纳特;B·A·温斯蒂亚德 -专利权人：飞思卡尔半导体公司
申请日： 2007-05-03 - 公布日： 2009-07-22 - 主分类号： H01L21/8244 文献下载
摘要：公开一种具有电阻比其漏极更高的源极的晶体管(22)，该晶体管在静态随机存取存储器电路(10)中作为负载晶体管(20)是最优的。该晶体管具有源区，该源区带有具有源极电阻(24)的源极注入(38)。栅电极(50)邻接于源区以控制晶体管的电传导。漏区邻接于栅电极区且与源区相对。漏区具有能够被硅化且具有漏极电阻的源极注入(40、58)。源极电阻大于漏极电阻，因为源区具有与漏区不同的物理特性。该不同的物理特性能够产生，通过：只使漏区或源区中的一个硅化，在注入源/漏区时使用不同的掺杂浓度以及/或者能量，使源区和漏区具有不同的尺寸，将源区布置得比漏区离栅电极区更远，给源区和漏区使用不同的掺杂物，或者除去源极注入区的一部分并且替换以原位掺杂的半导体材料，例如磷化铝、磷化镓及硫化锌。
用于数据存储电路对称性晶体管

[发明专利]一种阵列基板及其制作方法-CN201811214264.1有效
发明人：王威;黄情 -专利权人：武汉华星光电半导体显示技术有限公司
申请日： 2018-10-18 - 公布日： 2020-08-11 - 主分类号： H01L27/12 文献下载
摘要：所述薄膜晶体管的有源层包括：第一区域，包括掺杂有第一离子的源漏极掺杂区和设置在所述源漏极掺杂区之间的未进行离子掺杂的沟道区。以及第二区域，所述第二区域至少包围所述沟道区未与所述源漏极掺杂区接触的侧边，所述第二区域掺杂有第二离子，所述第一区域与所述第二区域形成PN结。本申请通过设置一至少包围沟道区未与源漏极掺杂区接触的侧边的第二区域，以减小沟道区所受到的弯曲应力，提高薄膜晶体管的抗弯曲特性。
一种阵列及其制作方法

[发明专利]反熔丝单元、反熔丝存储器件及其制造方法-CN202210761888.5在审
发明人：凌周轩;余快;梁肖;孙琪 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-06-29 - 公布日： 2022-09-23 - 主分类号： H01L21/8239 文献下载
摘要：本发明提供一种反熔丝单元、反熔丝存储器件及其制造方法，所述反熔丝存储器件的制造方法包括：提供一衬底；在第一阱区上形成反熔丝栅结构；形成图形化的掩模层，覆盖反熔丝栅结构及其两侧的第一阱区；执行轻掺杂离子注入工艺；去除第一掩模层，执行源漏离子注入工艺，以在反熔丝栅结构两侧的第一阱区中形成源漏掺杂区，反熔丝栅结构两侧的源漏掺杂区在所述第一阱区形成穿通。本发明中，通过在反熔丝栅结构两侧的阱区不形成源漏轻掺杂区而直接形成源漏掺杂区，利用该源漏掺杂区形成穿通，增大读取电流，从而减少因读出电流较小所引起的缺陷，以提高制造良率，并且相较于其他解决方案，还具有简单易行
反熔丝单元存储器件及其制造方法

[发明专利]显示装置及其制造方法-CN201911046650.9在审
发明人：白种埈;郑在祐;苏炳洙 -专利权人：三星显示有限公司
申请日： 2019-10-30 - 公布日： 2020-05-08 - 主分类号： H01L29/786 文献下载
摘要：所述显示装置包括：基板；所述基板上的第一薄膜晶体管，所述第一薄膜晶体管包括有源层，所述有源层包括源极区、漏极区以及所述源极区和所述漏极区之间的沟道区；以及在所述基板上并电连接到所述第一薄膜晶体管的显示器件所述源极区、所述漏极区和所述沟道区包括第一掺杂剂和第二掺杂剂，所述第二掺杂剂不同于所述第一掺杂剂。所述沟道区中的所述第一掺杂剂的浓度小于所述源极区和所述漏极区中的所述第一掺杂剂的浓度。
显示装置及其制造方法

[发明专利]显示面板及其制备方法-CN202111367137.7有效
发明人：丁玎;方亮 -专利权人：武汉华星光电半导体显示技术有限公司
申请日： 2021-11-18 - 公布日： 2023-08-22 - 主分类号： H01L27/12 文献下载
摘要：本发明提供一种显示面板及其制备方法，本发明的显示面板内的第一有源层包括：第一源极掺杂区、第一沟道区、第一漏极掺杂区、位于第一源极掺杂区和第一沟道区之间的第一扩散区、以及位于第一漏极掺杂区和第一沟道区之间的第二扩散区；第一栅极绝缘层对应第一源极掺杂区、第一漏极掺杂区、第一扩散区、第二扩散区的厚度，均小于其对应第一沟道区的厚度；第一栅极绝缘层对应第一扩散区、第二扩散区的厚度均与其对应第一源极掺杂区、第一漏极掺杂区的厚度不同，第一栅极绝缘层有效对第一沟道区起到侧向遮挡作用，预留导电离子延沟道区横向扩散的距离，可以有效防止沟道区缩短，保证有效沟道区长度，防止阈值电压漂移。
显示面板及其制备方法

[发明专利]半导体结构及其制造方法-CN202310397990.6在审
发明人：唐怡 -专利权人：长鑫存储技术有限公司
申请日： 2023-04-10 - 公布日： 2023-07-14 - 主分类号： H01L29/06 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底，包括依次层叠的衬底、第一半导体层和第二半导体层，第一半导体层的晶格常数大于第二半导体层的晶格常数；位于NMOS区的第一栅极和位于PMOS区的第二栅极；第一源漏掺杂区位于第一栅极两侧的第二半导体层内；第二源漏掺杂区位于第二栅极两侧的第一半导体层内；相连通的第一开口和第二开口，第一开口位于第一源漏掺杂区，第二开口位于第一源漏掺杂区正下方；第三开口位于第二源漏掺杂区正上方；第一电连接部，填充满第一开口且与第一源漏掺杂区电接触；第二电连接部，至少位于第三开口内且与第二源漏掺杂区电接触。
半导体结构及其制造方法

[发明专利]源/漏碳注入和RTA退火,预SiGe淀积-CN200810146814.0有效
发明人：温伟源;聂俊峰;陈静怡;张绚;杨宗儒;林立德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2008-08-25 - 公布日： 2009-11-04 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了源/漏碳注入和RTA退火，预SiGe淀积。还公开了一种阻挡掺杂杂质从应力结构向外扩散的半导体器件系统、结构和源/漏的制造方法。说明性实施例包括半导体衬底、器件、和阻挡源/漏区中掺杂杂质侧壁外扩散的方法。提供具有栅结构、和具有在所述栅结构相对两侧的源和漏的半导体衬底。在所述源和漏的一部分蚀刻凹槽区。在所述凹槽区埋植掺杂的应力结构。将阻挡掺杂杂质并入所述源和漏的其余部分。
注入 rta 退火 sige 淀积

[发明专利]具有阴极短路结构的双向功率MOSFET结构-CN201811143637.0有效
发明人： V·坎姆卡;T·萨克塞纳;R·V·古普塔;M·兹图尼;覃甘明 -专利权人：恩智浦美国有限公司
申请日： 2018-09-29 - 公布日： 2023-09-19 - 主分类号： H01L29/78 文献下载
摘要：一种场效应装置包括分隔开源极与漏极的半导体主体，源极和漏极都耦接到所述半导体主体。绝缘控制栅极位于在所述源极与所述漏极之间的所述半导体主体上，并且配置成控制延伸于所述源极与所述漏极之间的导电沟道。例如高掺杂区的第一掺杂区和第二掺杂区邻近于所述源极。所述第一掺杂区或所述第二掺杂区可以是电耦接到所述源极的阴极短路区域。所述阴极短路区域可用于双向功率MOSFET。
具有阴极短路结构双向功率 mosfet

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