专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]多堆叠半导体器件-CN202310429553.8在审
  • 朴金锡;朴修永;徐康一;李载泓 - 三星电子株式会社
  • 2023-04-20 - 2023-10-27 - H01L27/092
  • 提供了一种多堆叠半导体器件,包括:衬底;下堆叠纳米片晶体管,包括被下栅极结构围绕的两个或更多个下沟道层,下沟道层连接下源极/漏极区;以及上堆叠纳米片晶体管,形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层,上沟道层连接上源极/漏极区,其中下堆叠纳米片晶体管和上堆叠纳米片晶体管具有以下至少之一:下沟道层中的一个的厚度与上沟道层中的一个的厚度之间的差异;以及两个相邻的下沟道层之间的下栅极结构的厚度与两个相邻的上沟道层之间的上栅极结构的厚度之间的差异。
  • 堆叠半导体器件
  • [发明专利]反相器及其制备方法、半导体器件、芯片、终端设备-CN202180095526.0在审
  • 万光星;尹晓艮;黄威森 - 华为技术有限公司
  • 2021-03-25 - 2023-10-27 - H01L27/092
  • 本申请提供一种反相器及其制备方法、半导体器件、芯片、终端设备,反相器包括衬底以及位于其上方堆叠的具有的第二栅极和第二沟道的n型场效应管和具有第一栅极和第一沟道的p型场效应管,第一沟道和第二沟道中均具有与衬底的顶部表面垂直的(110)晶面和与衬底的顶部表面平行的(100)晶面,第一沟道沿第一方向的尺寸大于沿第二方向的尺寸,第二沟道沿第一方向的尺寸小于沿第二方向的尺寸,且第一沟道沿第一方向的尺寸大于第二沟道沿第一方向的尺寸;第一栅极覆盖第一表面和第二表面中的至少一个,第二栅极覆盖第三表面和第四表面中的至少一个。本申请方案可提升p型场效应管中的空穴迁移率,提升电性能,还可提高反相器的微缩性能。
  • 反相器及其制备方法半导体器件芯片终端设备
  • [发明专利]一种共栅三维集成的CFET器件结构及其制备方法-CN202310318432.6在审
  • 罗彦娜;殷华湘;许高博;颜刚平 - 中国科学院微电子研究所
  • 2023-03-28 - 2023-10-20 - H01L27/092
  • 本发明涉及一种共栅三维集成的CFET器件结构及其制备方法。共栅三维集成的CFET器件结构,其包括第一层晶体管单元和设置于第一层晶体管单元上表面的第二层晶体管单元;第一层晶体管单元包括:半导体衬底,半导体衬底表面左右两侧分别设置的第一源区和第一漏区,第一源区和第一漏区之间由第一沟道隔离开,第一沟道上表面依次堆叠设置的第一栅氧层和栅极层;第二层晶体管单元包括:第二栅氧层,设置于第二栅氧层上表面的第二沟道,第二沟道上表面左右两侧分别设置的第二源区和第二漏区;其中,第二层晶体管单元中第二栅氧层位于第一层晶体管单元中栅极层的上表面,第二沟道包括IGZO层。本发明解决现有CFET互连难度大的技术问题。
  • 一种三维集成cfet器件结构及其制备方法
  • [发明专利]半导体器件-CN202310967250.1在审
  • 都桢湖;林优镇;柳志秀;郑钟勋 - 三星电子株式会社
  • 2018-05-30 - 2023-10-20 - H01L27/092
  • 公开了一种半导体器件。该半导体器件包括具有多个有源图案的衬底。多个栅电极与所述多个有源图案相交。有源触点电连接到有源图案。多个通孔包括第一常规通孔和第一虚设通孔。多个互连线设置在通孔上。所述多条互连线包括设置在第一常规通孔和第一虚设通孔两者上的第一互连线。第一互连线通过第一常规通孔电连接到有源触点。每个通孔包括通孔主体部分和覆盖通孔主体部分的底面和侧壁的通孔阻挡部分。每条互连线包括互连线主体部分和覆盖互连线主体部分的底面和侧壁的互连线阻挡部分。
  • 半导体器件
  • [发明专利]半导体器件及其制备方法、半导体晶圆-CN202310902084.7在审
  • 樊永辉;许明伟;樊晓兵 - 深圳市汇芯通信技术有限公司
  • 2023-07-20 - 2023-10-13 - H01L27/092
  • 本发明提供一种半导体器件及其制备方法、半导体晶圆。半导体器件具有第一器件区域和第二器件区域,包括第一、二结构层及第一、二组电极结构。第一结构层的材料为金刚石,第一结构层中位于第一器件区域和第二器件区域的两部分电性隔离;位于第二器件区域的第一结构层经过氢终端处理;第二结构层设于第一结构层的第一器件区域上,与第一结构层形成异质结结构;第二结构层的材料为AlN;第一组电极结构包括第一源极、第一栅极及第一漏极,设于第一器件区域并至少部分位于第二结构层背离第一结构层的一侧;第二组电极结构包括第二源极、第二栅极及第二漏极,设于位于第二器件区域的第一结构层之上,并与第一组电极结构位于第一结构层的同侧。
  • 半导体器件及其制备方法半导体
  • [发明专利]一种量子点器件及其制备方法-CN202010758056.9有效
  • 顾杰;殷华湘;张青竹;张兆浩;吴振华 - 中国科学院微电子研究所
  • 2020-07-31 - 2023-10-13 - H01L27/092
  • 一种量子点器件及其制备方法。包括:衬底;形成于所述衬底上部的至少一对鳍状结构;第一隔离层,形成于所述衬底上方,且所述鳍状结构的顶部相对于所述第一隔离层露出;阵列化栅极结构,形成于所述鳍状结构和第一隔离层之上,包括N行×M列个间隔设置的栅极,M≥2,N≥1,沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极,M为所述鳍状结构的个数;形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列;以及形成于所述侧墙阵列外侧的有源区,所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法,降低了制备难度,并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
  • 一种量子器件及其制备方法
  • [发明专利]一种半导体器件及其制作方法-CN202310753018.8有效
  • 陈兴;黄普嵩 - 合肥晶合集成电路股份有限公司
  • 2023-06-26 - 2023-10-13 - H01L27/092
  • 本发明公开了一种半导体器件及其制作方法,属于半导体技术领域,所述半导体器件包括:衬底,所述衬底包括多个有源区,相邻所述有源区之间设置浅沟槽隔离结构,所述有源区靠近所述浅沟槽隔离结构的边缘为圆角;沟道掺杂区,设置在所述有源区内,且所述沟道掺杂区在所述有源区边缘的深度,与所述沟道掺杂区在所述有源区中心的深度相等;以及栅极结构,设置在所述沟道掺杂区上。通过本发明提供的一种半导体器件及其制作方法,提高半导体器件的电学性能。
  • 一种半导体器件及其制作方法
  • [发明专利]半导体结构及其形成方法-CN202310961836.7在审
  • 李浩南;张永杰;周永昌;黄晓辉;董琪琪 - 飞锃半导体(上海)有限公司
  • 2023-08-01 - 2023-10-10 - H01L27/092
  • 本申请提供一种半导体结构及其形成方法,所述形成方法包括:提供半导体衬底,所述半导体衬底包括第一器件区和第二器件区;在所述第一器件区和第二器件区的半导体衬底上形成交替分布的第一掺杂区和第二掺杂区;在所述第一器件区形成自所述第一掺杂区和第二掺杂区的表面向底部方向延伸的埋层;形成依次相邻的第一阱区、第二阱区和第三阱区,且所述第三阱区中还形成有位于部分所述第一掺杂区表面的第一漂移区;形成第一器件和第二器件,其中所述第一器件包括第一源漏结构和第二源漏结构,所述第二器件包括第三源区和第四源区。所述半导体结构及其形成方法能够实现CMOS、MOSFET及JBS的集成。
  • 半导体结构及其形成方法
  • [发明专利]半导体器件及其形成方法-CN202310670962.7在审
  • 江国诚;陈冠霖;朱熙甯;郑嵘健;王志豪 - 台湾积体电路制造股份有限公司
  • 2023-06-07 - 2023-09-29 - H01L27/092
  • 一种半导体器件包括形成在衬底上方的第一纳米结构的第一垂直堆叠件;与第一垂直堆叠件相邻的第二纳米结构的第二垂直堆叠件;以及与第一纳米结构相邻的第一栅极结构。第一栅极结构包括位于第一纳米结构之间的第一栅极部分,以及从第一栅极部分的第一侧壁延伸至第一栅极部分的第二侧壁的第二栅极部分。第二侧壁位于第一侧壁和衬底之间,并且第二栅极部分为与第一栅极部分不同的材料。第二栅极结构与第二纳米结构相邻,以及第二壁结构位于第二栅极部分和第二栅极结构之间。本发明的实施例还提供了形成半导体器件的方法。
  • 半导体器件及其形成方法
  • [发明专利]CMOS结构及其制造方法-CN202310289118.X在审
  • 朴玺韩;李昇映;黄寅灿 - 三星电子株式会社
  • 2023-03-22 - 2023-09-29 - H01L27/092
  • 本公开涉及CMOS结构及其制造方法,该CMOS结构包括晶片、在晶片的正面的第一半导体器件和第二半导体器件、在晶片的背面的电源轨、在晶片的背面的背面配电网络(PDN)网格、以及在晶片的正面在第一半导体器件和第二半导体器件之上的正面信号布线线路。第二半导体器件堆叠在第一半导体器件上,背面PDN网格联接到电源轨,电源轨联接到第一半导体器件和第二半导体器件。
  • cmos结构及其制造方法

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