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[发明专利]一种基于体硅材料的无结硅纳米线晶体管及其制备方法-CN201210408617.8无效
发明人：李小明;韩伟华;张严波;颜伟;杜彦东;陈燕坤;杨富华 -专利权人：中国科学院半导体研究所
申请日： 2012-10-24 - 公布日： 2013-02-06 - 主分类号： H01L29/78 文献下载
摘要：该无结硅纳米线晶体管包括：一体硅衬底，在体硅衬底上制作一P型或N型掺杂层，在该P型或N型掺杂层上制作一掺杂类型与之相反的N型或P型掺杂层，不同类型的掺杂层构成PN结起到电学隔离的作用；在N型或P型掺杂层上制作晶体管的源区、漏区和硅纳米线，硅纳米线连接源区与漏区构成导电沟道；一绝缘介质层制作在整个硅纳米线以及源、漏区表面；一多晶硅栅条，制作在源区与漏区之间，并完全包裹硅纳米线；一漏电极，该漏电极制作在硅的漏区上；一源电极，该源电极制作在硅的源区上；一栅电极，该栅电极制作在多晶硅栅条上。
一种基于材料无结硅纳米晶体管及其制备方法

[发明专利]半导体结构及其形成方法-CN202110269366.9在审
发明人：苏柏青;金吉松;苏柏松;王俊 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-03-12 - 公布日： 2022-09-20 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：栅极结构，位于基底上；源漏掺杂层，位于栅极结构两侧的基底内；介质层，覆盖栅极结构和源漏掺杂层的顶部；源漏插塞，贯穿栅极结构两侧的介质层并与源漏掺杂层顶部电连接，源漏插塞沿栅极结构延伸方向包括第一端和第二端，源漏插塞包括相邻接的第一区域和第二区域，第二区域位于第一端一侧或位于第二端一侧，第一区域的源漏插塞顶部低于第二区域的源漏插塞顶部；源漏盖帽层，位于第一区域的源漏插塞顶部并覆盖第二区域的源漏插塞侧壁；栅极插塞，位于源漏盖帽层之间且贯穿栅极结构顶部的介质层，栅极插塞与栅极结构顶部电连接。
半导体结构及其形成方法

[发明专利]半导体集成电路装置-CN200710109695.7有效
发明人：原田博文;长谷川尚;吉野英生 -专利权人：精工电子有限公司
申请日： 2007-06-27 - 公布日： 2008-01-02 - 主分类号： H01L27/088 文献下载
摘要：提供了一种半导体集成电路装置，其包括：具有由低杂质浓度区和高杂质浓度区形成的源/漏区的低压MOS晶体管；以及类似地具有由低杂质浓度区和高杂质浓度区形成的源/漏区的高压MOS晶体管，其中，低压NMOS晶体管的源/漏高杂质浓度区利用砷掺杂，而高压NMOS晶体管的源/漏高杂质浓度区利用磷掺杂。
半导体集成电路装置

[发明专利]半导体结构及其制造方法-CN202210672429.X在审
发明人：温文莹 -专利权人：新唐科技股份有限公司
申请日： 2022-06-15 - 公布日： 2023-07-11 - 主分类号： H01L29/778 文献下载
摘要：通道层具有第一掺杂区与第二掺杂区。第二掺杂区的一部分嵌入第一掺杂区，且第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相反。所述半导体结构也包含阻障层，阻障层设置于通道层之上。所述半导体结构更包含栅极、源极与漏极，栅极、源极与漏极设置于阻障层之上并穿过阻障层。栅极设置于第二掺杂区之上，且源极与漏极分别设置于栅极的两侧。本发明可以提高半导体结构整体的电性能。
半导体结构及其制造方法

[发明专利]一种半导体器件的制造方法-CN201410097920.X在审
发明人：李勇 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-03-17 - 公布日： 2015-09-23 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，其上形成有伪栅极结构，伪栅极结构的两侧形成有偏移侧墙；实施第一低掺杂离子注入，在PMOS区中形成第一低掺杂源/漏区；在PMOS区上的偏移侧墙的两侧形成侧墙，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；实施第二低掺杂离子注入，在NMOS区中形成第二低掺杂源/漏区；在NMOS区上的偏移侧墙的两侧形成侧墙，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层。根据本发明，可以避免后形成嵌入式锗硅层时的高温工艺以及氢气氛围对在先形成的NMOS区的低掺杂源/漏区和袋状区以及嵌入式碳硅层的负面影响，确保NMOS的性能不受影响。
一种半导体器件制造方法

[发明专利]带有屏蔽电极的底部源极沟槽MOSFET-CN202210920216.4在审
发明人：雷燮光;马督尔·博德;管林鹏;张磊 -专利权人：万国半导体国际有限合伙公司
申请日： 2022-08-01 - 公布日： 2023-02-17 - 主分类号： H01L29/417 文献下载
摘要：一种改良的反向场效应晶体管半导体器件及其制造方法可以包括位于底部的源极层和设置在半导体衬底顶部的漏极，以及源极层和漏极区之间的垂直传导通道，该沟槽由设置在衬有绝缘材料的栅极沟槽中的沟槽栅电极控制。重掺杂漏极区设置在围绕屏蔽沟槽和栅极沟槽的上部的衬底顶部附近。掺杂本体接触区设置在衬底中并围绕屏蔽沟槽的下部。屏蔽电极从屏蔽沟槽中的源极层向上延伸，用于电短路源极层和本体区，其中屏蔽结构向上延伸至重掺杂漏极区，并与重掺杂漏极区绝缘，以用作屏蔽电极。
带有屏蔽电极底部沟槽 mosfet

[发明专利]射频LDMOS器件及其制造方法-CN201310244707.2有效
发明人：钱文生 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2013-06-19 - 公布日： 2017-02-08 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种射频LDMOS器件，在漂移区中包括和漂移区掺杂类型相反的埋层，埋层被漂移区和漏区包围，埋层和沟道区相隔离一段距离，埋层和漂移区的掺杂浓度满足在漏区加工作电压时埋层和漂移区完全耗尽；在满足漏区加工作电压时埋层和漂移区完全耗尽条件下，漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在漏区加工作电压时埋层和漂移区形成的完全耗尽区域越大，射频LDMOS器件的源漏寄生电容越小。本发明能同时降低器件的源漏导通电阻和源漏寄生电容，提高器件的性能。
射频 ldmos 器件及其制造方法

[发明专利]一种半导体结构的制备方法和半导体结构-CN202310450436.X在审
发明人：黄猛 -专利权人：长鑫存储技术有限公司
申请日： 2023-04-23 - 公布日： 2023-07-21 - 主分类号： H10B12/00 文献下载
摘要：提供堆叠结构，堆叠结构包括衬底和形成于衬底上的至少一层堆叠层；堆叠层包括牺牲层和形成于牺牲层上的有源层；于堆叠结构内形成沿第一方向延伸的第一沟槽；第一沟槽将有源层分割为有源柱；沿第一方向，有源柱包括第一源漏区、沟道区和第二源漏区；于堆叠结构内形成源漏沟槽，源漏沟槽暴露第一源漏区和第二源漏区；对第一源漏区和第二源漏区执行第一次原位选择性外延生长处理，形成第一掺杂区和第二掺杂区；于堆叠结构内形成沟道沟槽，沟道沟槽暴露部分沟道区；对被沟道沟槽暴露的沟道区执行第二次原位选择性外延生长处理，形成沟道层。本实施例能够改善晶体管的掺杂均匀性。
一种半导体结构制备方法

[发明专利]用于在硅锗FinFET中形成源极‑漏极结的方法和相应的FinFET装置-CN201580050695.7在审
发明人： V·马赫卡奥特桑;J·J·徐;S·S·宋;M·巴达罗格鲁;C·F·耶普 -专利权人：高通股份有限公司
申请日： 2015-09-17 - 公布日： 2017-05-31 - 主分类号： H01L29/78 文献下载
摘要：该鳍基是掺杂Si且该制程中鳍是硅锗(SiGe)。该制程中SiGe鳍具有源极区和漏极区。硼被就地掺杂到该漏极区和该源极区中。可任选地，通过以下操作来就地掺杂硼在该漏极区和该源极区上形成具有硼的外延层，以及进行推进式退火以使硼在该源极区和该漏极区中扩散。
用于 finfet 形成漏极结方法相应装置

[发明专利]半导体结构及其形成方法-CN201910750640.7有效
发明人：张田田 -专利权人：中芯国际集成电路制造（深圳）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2019-08-14 - 公布日： 2023-07-04 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底内形成有源漏掺杂区，所述基底上形成有层间介质层，所述层间介质层中形成有露出源漏掺杂区的接触孔；在所述接触孔露出的源漏掺杂区上形成金属层；在所述金属层上形成填充所述接触孔的导电层；进行第一退火处理，使所述金属层以及部分厚度的所述源漏掺杂区和导电层转化为硅化物层，位于所述接触孔内的剩余所述导电层作为接触孔插塞。本发明实施例中所述接触孔插塞能够与所述硅化物层直接接触，从而有利于提高所述接触孔插塞和源漏掺杂区之间的接触性能。
半导体结构及其形成方法

[发明专利]一种有机薄膜晶体管及其制作方法-CN201610956686.0有效
发明人：刘哲 -专利权人：武汉华星光电技术有限公司
申请日： 2016-10-27 - 公布日： 2019-06-11 - 主分类号： H01L51/40 文献下载
摘要：该制作方法包括：提供一基板；在基板上形成有机半导体图案、与有机半导体图案两侧接触的源/漏极图案，其中，有机半导体图案包括与源/漏极图案接触的第一掺杂区和远离源/漏极图案的第二掺杂区，第一掺杂区和第二掺杂区具有不同的电导率通过上述方式，本发明能够大大提高源/漏极图案与有机半导体图案的接触性，进而减少有机薄膜晶体管中的漏电问题。
一种有机薄膜晶体管及其制作方法

[发明专利]半导体结构及其形成方法-CN201911235424.5有效
发明人：许谢慧娜 -专利权人：中芯国际集成电路制造（天津）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2019-12-05 - 公布日： 2023-07-04 - 主分类号： H01L29/06 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底上形成有栅极结构，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；在所述栅极结构两侧的所述基底内形成轻掺杂区；形成所述形成轻掺杂区后，利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区；以所述第一掩膜层为掩膜，在所述栅极结构两侧的所述基底内形成源漏掺杂区；形成所述源漏掺杂区之后，去除所述第一掩膜层本发明增大了位于栅极结构侧壁的第一掩膜层的横向宽度的可控范围，便于根据源漏掺杂区的工作电压的需求，调节栅极结构和源漏掺杂区之间的轻掺杂区的横向宽度，从容提高了工艺灵活性。
半导体结构及其形成方法

[发明专利]高度集成半导体器件及其制造方法-CN200410057661.4有效
发明人：吴明焕;高荣健 -专利权人：三星电子株式会社
申请日： 2004-08-23 - 公布日： 2005-02-23 - 主分类号： H01L27/04 文献下载
摘要：在栅极两侧上的半导体衬底的预定上部中形成一源极区和一漏极区，使源极区和漏极区的每一个都含有一轻掺杂漏极(LDD)区和一重掺杂区。在栅极、源极区和漏极区上形成一硅化物层。该硅化物层具有一起电阻接触作用的足够厚度并且形成于源极区和漏极区的每一个的LDD区和重掺杂区上。
高度集成半导体器件及其制造方法

[发明专利]阵列基板、阵列基板的制作方法和显示面板-CN201911193425.8在审
发明人：万康;冯兵明;顾维杰;葛泳;马应海 -专利权人：云谷（固安）科技有限公司
申请日： 2019-11-28 - 公布日： 2020-06-02 - 主分类号： H01L27/12 文献下载
摘要：该阵列基板包括衬底；位于衬底上的薄膜晶体管，薄膜晶体管包括：半导体层，半导体层包括源极区、漏极区以及位于源极区和漏极区之间的沟道区；源极区与沟道区之间，以及漏极区与沟道区之间的导电支路上均设有轻掺杂漏极区，轻掺杂漏极区相对于衬底的最高点低于源极区相对于衬底的最高点和漏极区相对于衬底的最高点。通过设置离子注入深度处到衬底的距离大于轻掺杂漏极区远离衬底的表面到衬底的距离。在轻掺杂漏极区减小薄膜晶体管的漏电流的基础上，降低了制作薄膜晶体管的工艺制程复杂度，从而降低了制作薄膜晶体管的成本。
阵列制作方法显示面板

[发明专利]半导体器件制造方法-CN201210134103.8有效
发明人：罗军;邓坚;赵超;钟汇才;李俊峰;陈大鹏 -专利权人：中国科学院微电子研究所
申请日： 2012-04-29 - 公布日： 2013-10-30 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种半导体器件制造方法，包括步骤：在衬底上形成栅极堆叠结构；执行第一离子注入，在栅极堆叠结构两侧的衬底中注入第一掺杂离子；在衬底和栅极堆叠结构上淀积金属层；执行第一退火，金属层与衬底反应形成金属硅化物的源漏区，并在硅化物与衬底之间的界面处形成第一掺杂离子分凝区；执行第二离子注入，在金属硅化物的源漏区中注入第二掺杂离子；执行第二退火，在金属硅化物的源漏区与衬底之间的界面处形成第二掺杂离子掺杂离子分凝区。通过两次掺杂注入并推进退火，在金属硅化物的源漏与硅沟道区之间的界面处形成掺杂离子的分凝区，有效降低肖特基势垒高度，大大降低了源漏接触电阻同时还提高了器件驱动能力，进一步提高器件的性能。
半导体器件制造方法