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[发明专利]一种共栅三维集成的CFET器件结构及其制备方法-CN202310318432.6在审
发明人：罗彦娜;殷华湘;许高博;颜刚平 -专利权人：中国科学院微电子研究所
申请日： 2023-03-28 - 公布日： 2023-10-20 - 主分类号： H01L27/092 文献下载
摘要：本发明涉及一种共栅三维集成的CFET器件结构及其制备方法。共栅三维集成的CFET器件结构，其包括第一层晶体管单元和设置于第一层晶体管单元上表面的第二层晶体管单元；第一层晶体管单元包括：半导体衬底，半导体衬底表面左右两侧分别设置的第一源区和第一漏区，第一源区和第一漏区之间由第一沟道隔离开，第一沟道上表面依次堆叠设置的第一栅氧层和栅极层；第二层晶体管单元包括：第二栅氧层，设置于第二栅氧层上表面的第二沟道，第二沟道上表面左右两侧分别设置的第二源区和第二漏区；其中，第二层晶体管单元中第二栅氧层位于第一层晶体管单元中栅极层的上表面，第二沟道包括IGZO层。本发明解决现有CFET互连难度大的技术问题。
一种三维集成 cfet 器件结构及其制备方法

[发明专利]基于双层铁电材料的FeFET器件及其制造方法-CN202310595999.8在审
发明人：吴振华;霍嘉丽;张亚东;张兆浩;殷华湘;许高博 -专利权人：中国科学院微电子研究所
申请日： 2023-05-24 - 公布日： 2023-08-18 - 主分类号： H01L29/78 文献下载
摘要：本公开提供一种基于双层铁电材料的FeFET器件，包括：衬底；介质隔离层，形成于所述衬底上；金属背栅，形成于所述介质隔离层的中间区域，呈脊条形结构；铁电栅介质层，覆于所述金属背栅和介质隔离层的表面；应力层，覆于所述铁电栅介质层的表面；铁电沟道层，设置于所述应力层表面的中心区域；源极，设置于所述应力层和铁电沟道层表面的部分区域；以及漏极，设置于所述应力层和铁电沟道层表面的部分区域，与所述源极对称设置于器件两侧。同时本公开还提供一种上述FeFET器件的制备方法。
基于双层材料 fefet 器件及其制造方法

[发明专利]一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法-CN202310262826.4在审
发明人： 许高博;颜刚平;宋智雨;杨尚博;殷华湘;王桂磊;赵超 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-14 - 公布日： 2023-07-04 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法，将背栅氧化物半导体器件置于低压、低温的氧气氛围中进行退火；其中，退火温度为200‑350℃，退火气体压强为0.5‑10mbar，氧气在源漏电极的遮蔽下自对准地修复所述背栅氧化物半导体器件的沟道、栅介质层界面中的缺陷。本发明采用低温低压氧气退火能够优化器件关态漏电的同时，利用氢自掺杂效应提升了器件的载流子迁移率与开态电流；同时该优化方法是一种自对准工艺，能分别优化沟道区域和源漏区域的接触电阻。
一种氧化物半导体器件采用低温低压引发掺杂效应退火方法

[发明专利]DRAM存储单元、多位存储方法、电子设备-CN202310234241.1在审
发明人：殷华湘;罗杰;许高博;宋智雨 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-06 - 公布日： 2023-06-23 - 主分类号： G11C11/408 文献下载
摘要：本发明涉及一种无电容多位存储的DRAM存储单元、多位存储方法、电子设备，所述DRAM存储单元包括写入晶体管和n个读取晶体管，n≥2；n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一源极；每个读取晶体管包括：第二氧化物半导体沟道；第二漏极，分别耦合至不同的第二位线；以及第二源极，分别耦合至不同的第二字线。本发明通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储。
dram 存储单元方法电子设备

[发明专利]一种背栅型氧化物半导体器件及其制备方法-CN202310244548.X在审
发明人： 许高博;颜刚平;杨尚博;宋智雨;殷华湘;王桂磊;赵超 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-14 - 公布日： 2023-05-30 - 主分类号： H01L29/786 文献下载
摘要：本发明提出一种背栅氧化物半导体器件及其制备方法，采用自然氧化方法形成源漏电极的自然氧化层，实现了源极、漏极与金属钝化层的电学隔离，不再需要在源漏极与钝化层间设置offset，具备尺寸微缩潜力；同时，由于不再需要在源漏极与钝化层间设置offset，金属钝化层可以覆盖OS沟道的全部上表面，从而可以夺取更多OS材料中的氧，OS沟道中产生大量的氧空位，使得其与源极、漏极接触区域载流子浓度升高，因此具备优异的载流子迁移率。
一种背栅型氧化物半导体器件及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202211490576.1在审
发明人：张青竹;殷华湘;李恋恋;姚佳欣;曹磊;张亚东;许高博;张兆浩;刘阳;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-28 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制造方法-CN202211497854.6在审
发明人：张青竹;殷华湘;曹磊;李恋恋;刘阳;姚佳欣;张亚东;许高博;张兆浩;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-21 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
一种半导体器件及其制造方法

[发明专利]一种垂直围栅薄膜晶体管及其制备方法-CN202211484334.1在审
发明人：宋智雨;许高博;颜刚平;杨尚博;殷华湘;罗军 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2022-11-24 - 公布日： 2023-04-18 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种垂直围栅薄膜晶体管及其制备方法，一种垂直围栅薄膜晶体管，自下往上依次包括：衬底；隔离层，其设置在衬底上；源极层，其设置到隔离层上；环状薄膜沟道，其垂直设置在源极层上；漏极层，其设置在筒状薄膜沟道上部；垂直围栅，其填充环状薄膜沟道的内部以及覆盖所述环状沟道的侧壁。本发明使用金属侧墙作为牺牲层，起到刻蚀过程中保护下层薄膜以及沟道释放的牺牲层作用，半导体侧墙作为沟道，通过将牺牲层腐蚀掉，使得片状或柱状半导体侧墙沟道立于上下的源漏金属之间，再填充栅介质和栅金属实现全包围栅结构，并且沟道是垂直方向的，且沟道的制备工艺也无需外延，使用PVD、CVD或者ALD即可。
一种垂直薄膜晶体管及其制备方法

[发明专利]一种具有功能可重构的神经形态晶体管及其制备方法-CN202211271159.8在审
发明人：殷华湘;田国良;许高博;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2022-10-17 - 公布日： 2023-04-07 - 主分类号： H01L29/51 文献下载
摘要：本发明涉及一种具有功能可重构的神经形态晶体管及其制备方法。一种具有功能可重构的神经形态晶体管，其包括由下至上依次堆叠的：衬底、介质隔离层、第一栅层、第一介质层、沟道层、第二介质层、第二栅层；并且所述第一介质层和所述第二介质层中的其中一个为铁电介质层，另一个为反铁电介质层；所述沟道层的两端分别设有源极层和漏极层。本发明解决了现有神经形态晶体管功能单一的问题，能够利用双栅结构分别控制对沟道电导的调制，可以在单个晶体管内实现脉冲神经元和神经突触功能。
一种具有功能可重构神经形态晶体管及其制备方法

[发明专利]一种铁电薄膜及其沉积方法、应用-CN202110275040.7有效
发明人：田国良;许高博;殷华湘;刘金彪 -专利权人：中国科学院微电子研究所
申请日： 2021-03-15 - 公布日： 2023-04-07 - 主分类号： H01L29/24 文献下载
摘要：本发明涉及一种铁电薄膜及其沉积方法。一种铁电薄膜的沉积方法，包括：在半导体载体沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；向所述顶电极注入离子；退火。或者，一种铁电薄膜的沉积方法，包括：向半导体载体注入离子；沉积HfO2基薄膜；在所述HfO2基薄膜上沉积顶电极；退火。本发明能够有效地减少氧化铪基铁电薄膜中的氧空位缺陷，从而提升其可靠性。
一种薄膜及其沉积方法应用

[发明专利]一种用于多态存储的非易失性反铁电存储器及其制备方法-CN202211292036.2在审
发明人：殷华湘;田国良;许高博;吴振华;杨帅 -专利权人：中国科学院微电子研究所
申请日： 2022-10-21 - 公布日： 2023-03-07 - 主分类号： H10B53/00 文献下载
摘要：本发明涉及一种用于多态存储的非易失性反铁电存储器及其制备方法。一种用于多态存储的非易失性反铁电存储器，其包括由下至上的：衬底，底电极，第一中间层，第二中间层，顶电极；其中，所述第一中间层和所述第二中间层中的一个为反铁电层，另一个为半导体层。本发明引入双向变化的内建电场，从而能从而在单个存储单元内实现2‑bit(4态)的存储能力。
一种用于存储非易失性反铁电存储器及其制备方法

[发明专利]一种垂直环栅的晶体管、无电容存储器结构及其制备方法-CN202211335668.2在审
发明人：宋智雨;许高博;颜刚平;杨尚博;殷华湘;罗军 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2022-10-28 - 公布日： 2023-03-07 - 主分类号： H10B12/00 文献下载
摘要：本发明涉及一种垂直环栅的晶体管、无电容存储器结构及其制备方法。无电容存储器结构自下而上包括：衬底；隔离层；读取位线层；设置在读取位线层上表面的柱状第一堆叠结构，其由第一沟道层、读取字线层和第一硬掩模层堆叠而成；第一栅介质层，其包围设置在第一堆叠结构的侧表面、上表面及读取位线层的上表面；覆盖第一栅介质层表面的第一栅极层；设置在第一栅极层上表面的柱状第二堆叠结构，其由第二沟道层、写入位线层和第二硬掩模层自下而上依次堆叠而成；第二栅介质层，其包围设置在第二堆叠结构的侧表面、上表面及第一栅极层的上表面；以及第二栅极层。本发明解决了沟道水平设置导致集成密度低的问题，同时还增强了栅极对导电沟道的控制能力。
一种垂直晶体管电容存储器结构及其制备方法

[发明专利]单片3D异质集成的多级缓存电路单元结构与制造方法-CN202211277435.1在审
发明人：殷华湘;田国良;许高博;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2022-10-19 - 公布日： 2023-03-07 - 主分类号： H01L23/538 文献下载
摘要：本发明涉及一种单片3D异质集成的多级缓存电路单元结构与制造方法。其包括由下至上堆叠的四个功能层：SRAM缓存层、无电容DRAM层、铁电场效应晶体管存储层和铁电二极管层，以及穿过各层的垂直接触孔；SRAM缓存层以硅为衬底；且无电容DRAM层、铁电场效应晶体管存储层均没有衬底，直接设置于其下方的功能层表面；且铁电二极管层与铁电场效应晶体管存储层之间设有金属互连层；垂直接触孔内填充导电插塞，导电插塞与金属互联层以及SRAM缓存层中的漏极、无电容DRAM层中的漏极、铁电场效应晶体管存储层中的漏极均互连。本发明解决了现有缓存架构中各级缓存间的互联通道较长导致延迟较高的问题。
单片集成多级缓存电路单元结构制造方法

[发明专利]一种硅基探测器及其制备方法-CN202211419156.4在审
发明人： 许高博;闫乙男;殷华湘;丁明正;孙朋 -专利权人：中国科学院微电子研究所
申请日： 2022-11-14 - 公布日： 2023-02-28 - 主分类号： H01L31/0352 文献下载
摘要：本发明涉及一种硅基探测器，其在不改变衬底厚度的前提下对器件的p+注入区进行设计和处理，并进行碳注入，增加产生电子‑空穴对以及产生雪崩效应的面积，从而增大器件的击穿电压，提高器件的抗辐照性能。另外，本发明引入了深沟槽环状隔离结构。与传统硅基探测器相比，不需要通过离子注入得到保护环，减小了边缘电场对器件性能的影响，并且可以在形成阵列时拥有较小的死区面积，提高集成密度，进而提高探测效率。本发明还涉及所述硅基探测器的制备方法。
一种探测器及其制备方法

[发明专利]一种无电容动态随机存储器及其制备方法-CN202210860370.7在审
发明人： 许高博;殷华湘;罗军;颜刚平;田国良 -专利权人：中国科学院微电子研究所
申请日： 2022-07-21 - 公布日： 2022-11-18 - 主分类号： H01L29/24 文献下载
摘要：本发明涉及一种无电容动态随机存储器，其采用双晶体管垂直堆叠技术与非易失性存储结构相结合，实现无电容动态随机存储器。其中，采用双晶体管垂直堆叠技术替代同一平面铺展技术，节约了单元面积，有利于提高电路的集成密度；在读晶体管中采用铁电材料或氧化硅/氮化硅/氧化硅作为栅介质实现存储信息的保持时间。本发明还涉及所述无电容动态随机存储器的制备方法。
一种电容动态随机存储器及其制备方法

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