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[发明专利]晶体管结构及其制造方法-CN202210386850.4在审
发明人：蔡明桦;张维轩;郭晋佳 -专利权人：联华电子股份有限公司
申请日： 2022-04-13 - 公布日： 2023-10-27 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种晶体管结构及其制造方法。上述晶体管结构包括基底、第一栅极、第二栅极、第一栅介电层与第二栅介电层。第一栅极与第二栅极位于基底上。第一栅介电层位于第一栅极与基底之间。第一栅介电层具有单一厚度。第二栅介电层位于第二栅极与基底之间。第二栅介电层具有多种厚度。第一栅介电层的最大厚度相同于第二栅介电层的最大厚度。上述晶体管结构可降低工艺复杂度。
晶体管结构及其制造方法

[发明专利]减少等离子体引起的损坏的工艺-CN202310845581.8在审
发明人：李建恒;赵来;翟羽佳;崔寿永 -专利权人：应用材料公司
申请日： 2018-09-27 - 公布日： 2023-10-27 - 主分类号： H01L29/423 文献下载
摘要：本文所描述的实施方式提供了薄膜晶体管(TFT)和工艺以减少在TFT中的等离子体引起的损坏。在一个实施方式中，缓冲层设置在衬底上方，并且半导体层设置在所述缓冲层上方。栅介质层设置在所述半导体层上方。所述栅介质层在界面处接触所述半导体层。栅电极204设置在所述栅介质层上方。所述栅介质层具有约5e10cm‑2eV‑1至约5e11cm‑2eV‑1的Dit和约0.10V至约0.30V的磁滞以改善所述TFT的性能能力，同时具有在约6MV/cm与约10MV/cm之间的击穿场。
减少等离子体引起损坏工艺

[发明专利]异质结双极晶体管结构及其形成方法-CN202310859897.2有效
发明人：邹道华;高谷信一郎;刘昱玮 -专利权人：常州承芯半导体有限公司
申请日： 2023-07-13 - 公布日： 2023-10-27 - 主分类号： H01L29/423 文献下载
摘要：一种异质结双极晶体管结构及其形成方法，涉及半导体制造技术领域，其结构包括：基底；位于基底上的集电层、基层和发射层；位于发射层上的发射电极；位于集电层上的集电极；基电极，基电极包括若干指部，若干指部分别与基层电连接；钝化结构，钝化结构暴露出发射电极的部分顶部表面、集电极的部分顶部表面、相邻发射层之间的指部的部分顶部表面；互连金属层，互连金属层分别发射电极、指部以及集电极电连接。通过省去了基电极的端部，基层无需为基电极的端部提供放置位置，可以有效减小基层的面积，进而减小基层与集电层之间形成的PN结的面积。由于基层中去除了为基电极的端部提供放置且不能够贡献电流的部分，能够有效提升器件结构的利用效率。
异质结双极晶体管结构及其形成方法

[实用新型]后段工艺线宽为0.5um的铝栅CMOS器件-CN202321176542.5有效
发明人：蔡荣怀;陈孟邦;李泉福 -专利权人：丰原科技（平潭）有限公司
申请日： 2023-05-16 - 公布日： 2023-10-27 - 主分类号： H01L29/423 文献下载
摘要：本实用新型公开了一种后段工艺线宽为0.5um的铝栅CMOS器件，所述铝栅CMOS器件中，前段工艺线宽为0.8um、即铝栅CMOS管的工艺线宽为0.8um，后段工艺使用小线宽工艺，即制备金属层、接触孔时的工艺线宽为0.5um，从而可提高铝栅CMOS器件的集成度，所述铝栅CMOS器件制备时不增加光刻次数，采用所述铝栅CMOS器件的芯片能缩小20％左右的面积，降低芯片成本。此外，所述铝栅CMOS器件中的接触孔位于介质层中的部分为锥台形，使得接触孔位于0.8um工艺线宽的铝栅CMOS管上的底部尺寸较大，可减小接触不良、防止源漏接触电阻变大。
后段工艺 0.5 um cmos 器件

[发明专利]一种全铁电晶体管、制作方法及电子设备-CN202210332164.9在审
发明人：江安全;孙杰;唐文涛;赵俊峰;罗时江;谢雨农 -专利权人：华为技术有限公司;复旦大学
申请日： 2022-03-30 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本申请提供一种全铁电晶体管、制作方法及电子设备，涉及集成电路技术领域，用于提高晶体管中电畴的翻转速度和晶体管的导通速度。该全铁电晶体管包括：铁电基底，以及位于该铁电基底上的铁电凸块、源电极、漏电极和栅电极；其中，该源电极和该漏电极位于该铁电凸块的第一侧面，该栅电极位于该铁电凸块的且与该第一侧面相背的第二侧面；该铁电凸块包括具有该第一侧面的第一界面层、具有该第二侧面的第二界面层、以及位于该第一界面层和该第二界面层之间的第三界面层，该第一界面层和该第二界面层均具有易失性的第一电畴，该第三界面层具有非易失性的第二电畴。
一种全铁电晶体管制作方法电子设备

[发明专利]半导体结构及其形成方法-CN202210367707.0在审
发明人：于海龙;苏博 -专利权人：中芯国际集成电路制造（天津）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2022-04-08 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有栅极结构，栅极结构露出的基底顶部形成有层间介质层；去除部分栅极结构，形成由剩余栅极结构和层间介质层围成的沟槽，沟槽包括第二沟槽以及位于第二沟槽上且与第二沟槽相连通的第一沟槽，以与栅极结构的延伸方向相垂直且平行于基底表面的方向为横向，第一沟槽的横向尺寸大于第二沟槽的横向尺寸；在第二沟槽的底部和侧壁、第一沟槽的底部形成研磨停止层；在层间介质层中形成栅极开口；在栅极开口中形成器件栅极结构；以第一沟槽中的研磨停止层的顶部作为停止位置，对高于研磨停止层顶部的器件栅极结构进行平坦化处理。降低器件栅极结构高度不一致的概率。
半导体结构及其形成方法

[发明专利]半导体器件及其制备方法、应用方法-CN202210363740.6在审
发明人：蔡宜霖 -专利权人：芯恩（青岛）集成电路有限公司
申请日： 2022-04-08 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本申请公开了一种半导体器件及其制备方法、应用方法，包括提供半导体衬底，在半导体衬底上形成外延层，在外延层内形成第一沟槽，在第一沟槽内形成栅极结构，第一沟槽以外的外延层内形成阱区和源极区，其中，栅极结构包括功能介质区和栅极区，功能介质区形成于第一沟槽的内壁表面，并自第一沟槽的内壁向中心方向依次包括电荷隧穿层、电荷存储层及电荷阻挡层，栅极区形成于电荷阻挡层上并将第一沟槽填充完全。通过在第一沟槽内形成栅极结构，利用功能介质区的电荷储存能力，在沟道内产生感应电荷，增强源极区和漏极区之间的反偏效果，降低沟道漏源漏电，同时，功能介质区的电荷储存能力有利于扩大半导体器件的阈值电压范围，提高半导体器件的性能。
半导体器件及其制备方法应用

[发明专利]一种碳化硅沟槽栅MOSFET的制备方法-CN202311182072.8在审
发明人：胡舜涛;刘桂新;李防化;顾海彬 -专利权人：凌锐半导体（上海）有限公司
申请日： 2023-09-14 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本发明属于半导体技术领域，公开了一种碳化硅沟槽栅MOSFET的制备方法。本发明将P型外延作为MOSFET的P阱，省去了传统方法的P阱的高温铝注入，节约高温离子注入产能。P型外延同时作为保护沟槽底部栅氧的深P阱，深P阱的深度由P型外延的厚度决定，突破传统高温高能注入设备的能力的限制。外延的厚度增加使得深P阱的深度增加，有效降低了沟槽底部的电场强度，保护沟槽底部栅氧，提高栅氧可靠性。
一种碳化硅沟槽 mosfet 制备方法

[发明专利]适用于高频领域的碳化硅槽栅MOSFET器件及制造方法-CN202311195559.X在审
发明人：张跃;柏松;张腾;黄润华;杨勇 -专利权人：南京第三代半导体技术创新中心有限公司;南京第三代半导体技术创新中心
申请日： 2023-09-18 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种适用于高频领域的碳化硅槽栅MOSFET器件及制造方法，该碳化硅槽栅MOSFET器件包括第一、第二沟槽，第一导电类型衬底、外延层和源区，第二导电类型阱区、屏蔽区。于第一沟槽中形成栅介质、栅极电极和金属层，于第二沟槽中形成金属层。在不增加元胞尺寸的前提下，于元胞中集成肖特基二极管，有效改善了器件的第三象限特性。通过第一沟槽、第二沟槽的设计，大幅简化了第二导电类型屏蔽区短接源极的工艺，减少了芯片面积的损耗，提升了电流密度。同时，本结构明显降低了器件的栅漏电容，减少了开关损耗，在高频应用领域有着明显的优势。
适用于高频领域碳化硅 mosfet 器件制造方法

[发明专利]半导体结构及其形成方法-CN202010286322.2有效
发明人：蔡巧明;李洋 -专利权人：中芯国际集成电路制造（北京）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2020-04-13 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括栅极，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。所述反型抑制层可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
半导体结构及其形成方法

[发明专利]一种存储器及其制造方法-CN201911326561.X有效
发明人：祝进专;李庆民;王梦慧 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2019-12-20 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本发明提出一种存储器及其制造方法，包括：衬底；控制栅层，位于所述衬底上；凹形区域，与所述控制栅层相邻；浮栅结构，位于所述凹形区域的衬底上；源极，形成在所述衬底中，位于所述控制栅层远离所述凹形区域的一侧；漏极，形成在所述凹形区域的衬底中。本发明提出的存储器编程时间短。
一种存储器及其制造方法

[发明专利]沟槽栅器件的栅极串联电阻-CN202010326494.8有效
发明人：李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-04-23 - 公布日： 2023-10-24 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种沟槽栅器件的栅极串联电阻，沟槽栅器件的有源区中形成有多个并联的沟槽栅，沟槽栅包括第一沟槽和形成于第一沟槽内的栅氧化层和多晶硅栅；多晶硅栅通过对应的栅极总线连接到栅极焊盘；栅极总线包括多级，所需的栅极串联电阻设置在两级相邻的栅极总线之间并实现两级栅极总线之间的连接，栅极串联电阻包括第二沟槽、形成于第二沟槽内的隔离氧化层和多晶硅电阻；多晶硅栅通过顶部对应的接触孔连接到对应的栅极总线；多晶硅电阻通过顶部对应的接触孔连接到对应的栅极总线。本发明不需要增加额外的光罩来定义栅极串联电阻，从而能降低成本。
沟槽器件栅极串联电阻

[发明专利]氮化镓双向开关器件-CN202310829685.X在审
发明人：何俊蕾;林志东;林育赐;刘成;徐宁;房育涛;叶念慈 -专利权人：湖南三安半导体有限责任公司
申请日： 2021-09-30 - 公布日： 2023-10-20 - 主分类号： H01L29/423 文献下载
摘要：一种氮化镓双向开关器件，包括基底，包括有源区和终端区；基底包括：衬底、外延层；外延层包括叠设的第一半导体叠层和第二半导体层，两者之间具有二维电子气；第一电极和第二电极，间隔设置在第二半导体层的表面上；两个栅极，间隔设置在第一电极和第二电极之间；第一级场板介质层，设置在第二半导体层上；两个第一级场板金属，设置在场板介质层上，间隔设置于两个栅极之间，两个第一场板金属中，靠近一个栅极的一个第一级场板金属到对应的栅极的距离与靠近另一个栅极的另一第一级场板金属到对应的栅极的距离相等；两个第一级场板金属沿栅极的延伸方向从有源区延伸至终端区，并在终端区通过第一互连金属进行连接。该器件能够提高器件耐压。
氮化双向开关器件

[发明专利]高可靠性沟槽型碳化硅MOSFET器件及其制造方法-CN202310450705.2有效
发明人：张跃;张腾;柏松;黄润华;杨勇 -专利权人：南京第三代半导体技术创新中心有限公司;南京第三代半导体技术创新中心
申请日： 2023-04-25 - 公布日： 2023-10-20 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种高可靠性沟槽型碳化硅MOSFET器件及其制造方法，方法包括：形成第一沟槽；生长第二导电类型外延层，第二导电类型外延层填充于第一沟槽内作为第二导电类型屏蔽区，第二导电类型外延层覆盖于第一导电类型外延层的区域作为第二导电类型阱区；于第二导电类型阱区之中形成第一导电类型源区；于第一导电类型外延层中形成栅极沟槽。本发明在形成第一沟槽后，通过外延回填工艺，于一步工艺内形成第二导电类型阱区和第二导电类型屏蔽区，第二导电类型屏蔽区深度明显大于栅极沟槽的深度，可以有效减小关断状态下栅极沟槽内部栅介质承受的电场强度，提高器件可靠性，且降低了槽栅型碳化硅MOSFET器件的工艺复杂性，便于批量生产。
可靠性沟槽碳化硅 mosfet 器件及其制造方法

[发明专利]半导体结构及半导体结构的形成方法-CN202010118554.7有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-02-26 - 公布日： 2023-10-20 - 主分类号： H01L29/423 文献下载
摘要：一种半导体结构及半导体结构形成方法，方法包括：提供衬底；在衬底上形成初始鳍部结构，初始鳍部结构包括初始第一牺牲层、位于初始第一牺牲层上若干纳米线，相邻纳米线之间具有初始第二牺牲层；在初始鳍部结构延伸方向的两端形成源漏开口，源漏开口暴露出初始鳍部结构的侧壁表面；去除源漏开口暴露出的部分初始第二牺牲层形成第二牺牲层，在相邻纳米线之间的第二牺牲层侧壁形成第一凹槽；在第一凹槽内形成第一侧墙结构，第一侧墙结构暴露出纳米线的侧壁表面，第一侧墙结构包括第一侧墙和位于第一侧墙表面的第二侧墙，第二侧墙和第一侧墙的材料不同；形成第一侧墙结构之后，在源漏开口内形成源漏掺杂层。所述方法形成的半导体结构性能得到提升。
半导体结构形成方法

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