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[发明专利]一种横纵向功率MOSFET器件及制造方法-CN202310459362.6在审
发明人：任敏;张淑萍;郭霄;陶霖;李东野;李泽宏;张波 -专利权人：电子科技大学
申请日： 2023-04-25 - 公布日： 2023-07-11 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及功率半导体技术，具体涉及一种横纵向功率MOSFET器件，包括漏极金属，重掺杂第一导电类型半导体衬底，轻掺杂第二导电类型半导体外延层，绝缘介质埋层，重掺杂第一导电类型半导体垂直沉片，栅极介质层，栅多晶硅电极，第二导电类型半导体体区，第一导电类型半导体漂移区，重掺杂第一导电类型半导体源区，重掺杂第二导电类型半导体欧姆接触区，介质层，源极金属。本发明通过在器件内部漂移区下方，垂直沉片的两侧引入绝缘介质埋层结构，有效地抑制重掺杂垂直沉片对器件内部漂移区的不良影响，使得器件的耐压和导通特性更加稳定。
一种纵向功率 mosfet 器件制造方法

[发明专利]横向扩散金属氧化物半导体器件及其制造方法-CN201310661189.4在审
发明人：张广胜;张森 -专利权人：无锡华润上华半导体有限公司
申请日： 2013-12-06 - 公布日： 2015-06-10 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种LDMOS器件，包括衬底、衬底上的栅极、衬底内的埋层区和埋层区上的扩散层，埋层区包括第一埋层和第二埋层，第一埋层和第二埋层的掺杂杂质的导电类型相反，扩散层包括第一扩散区和第二扩散区，第一扩散区位于第一埋层上且与第一埋层邻接，第二扩散区位于第二埋层上且与第二埋层邻接，第一埋层与第一扩散区的掺杂杂质的导电类型相同，第二埋层与所述第二扩散区的掺杂杂质的导电类型相同。本发明器件在导通状态下的电流路径为第二扩散区的下部与第二埋层组成的区域，远离器件表面，从而可以增加器件的电流能力、减小导通电阻，并增加了器件的可靠性。
横向扩散金属氧化物半导体器件及其制造方法

[发明专利]纵向双极型晶体管及制作方法-CN202310409969.3在审
发明人：刘尧;刘筱伟;李建平;刘海彬;段花花;刘森 -专利权人：微龛（广州）半导体有限公司
申请日： 2023-04-18 - 公布日： 2023-05-23 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种纵向双极型晶体管及其制作方法，纵向双极型晶体管设置于P型衬底上且包括：位于所述P型衬底上部的N型埋层和P型埋层，以及位于所述N型埋层下方的N型深阱，所述N型埋层设置于所述N型深阱与所述N型外延层之间，所述P型埋层设置成包围所述N型深阱且邻接所述N型埋层。本发明通过在衬底设置N型埋层和P型埋层和N型深阱，所述P型埋层环绕所述N型深阱设置且邻接所述N型埋层，利用P型埋层分别与N型埋层和N型深阱形成的PN结阻断基区少子电流向衬底注入的通道，由此减少衬底漏电流
纵向双极型晶体管制作方法

[发明专利]带有二氧化硅埋层的屏蔽栅功率器件及其制造方法-CN202211552886.1在审
发明人：朱袁正;周锦程;叶鹏;杨卓;刘晶晶 -专利权人：无锡新洁能股份有限公司
申请日： 2022-12-06 - 公布日： 2023-01-03 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及带有二氧化硅埋层的屏蔽栅功率器件及其制造方法。本发明包括从下到上依次设置的第一导电类型硅衬底、第一导电类型外延层、第二导电类型体区、第一导电类型源区、绝缘介质层和源极金属，所述第一导电类型源区内设有互相平行的深沟槽，所述深沟槽向下穿透至第一导电类型外延层内，相邻的所述深沟槽之间的区域内设有二氧化硅埋层，所述二氧化硅埋层的上方是第二导电类型体区，下方是第一导电类型外延层，本发明能够提高器件的可靠性。
带有二氧化硅屏蔽功率器件及其制造方法

[发明专利]一种功率器件及其制作方法-CN201811506387.2在审
发明人：不公告发明人 -专利权人：泉州臻美智能科技有限公司
申请日： 2018-12-10 - 公布日： 2019-03-01 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种功率器件及其制作方法，包括：第一导电类型的衬底，第一导电类型的第一外延层，形成于所述第一外延层内的第二导电类型的第一埋层，形成于所述第一外延层上表面的第一导电类型的第二外延层，第二导电类型的第二埋层，形成于所述第二外延层上表面的第一导电类型的第三外延层，第二导电类型的第三埋层，第一沟槽和第二沟槽，氧化层，第一介质层和第二介质层，第一导电类型的第四外延层，栅极，源极，漏极，该功率器件的纵向耐压区域为矩形分布
外延层第一导电类型导电类型功率器件埋层介质层上表面制作电场电场分布矩形分布耐压性能纵向耐压氧化层衬底漏极耐压源极耗尽

[发明专利]一种柔性SOI器件结构及其制备方法-CN201910488313.9在审
发明人：常永伟;董业民;吕凯 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-06-05 - 公布日： 2019-09-10 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种柔性SOI器件结构及其制备方法，该结构自下而上依次包括：柔性衬底；第一背栅区、第二背栅区以及背栅间隔离部；绝缘埋层；位于绝缘埋层上方的第一有源区、第二有源区，以及器件隔离部，该第一、第二有源区分别包括：栅区、位于栅区下的体区、以及分别位于体区横向两端的源极和漏极；位于最上方的层间介质层；以及依次贯穿层间介质层、器件隔离部以及绝缘埋层的接触孔，接触孔中填充导电材料形成接触部，通过接触部对第一背栅区和第二背栅区施加偏压
背栅区背栅绝缘埋层隔离部源区制备层间介质层器件隔离接触孔体区栅区填充导电材料横向两端电隔离柔性化衬底漏极源极调制施加贯穿

[发明专利]一种SiGe HBT工艺中的寄生PNP器件结构及其制造方法-CN201110355476.3有效
发明人：段文婷;刘冬华;董金珠;钱文生;胡君 -专利权人：上海华虹NEC电子有限公司
申请日： 2011-11-11 - 公布日： 2013-05-15 - 主分类号： H01L29/737 文献下载
摘要：本发明公开了一种SiGe HBT工艺中的寄生PNP器件结构，包括：集电区上方形成有基区、N型膺埋层和浅沟槽隔离，浅沟槽隔离位于N型膺埋层上方；集电区上形成有金属硅化物通过接触孔连接金属连线；N型膺埋层通过深接触孔引出连接金属连线；发射区形成在基区和浅沟槽隔离上方，发射区上方形成有金属硅化物；其中，发射区上方的金属氧化物位于发射区上方两侧边缘且与发射区相邻，其通过接触孔引出连接金属连线；二氧化硅介质层位于发射区的上方，N型多晶硅层位于二氧化硅介质层上方
一种 sige hbt 工艺中的寄生 pnp 器件结构及其制造方法

[发明专利]在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法-CN200910058291.9无效
发明人：罗小蓉;张伟;邓浩;高唤梅;肖志强;陈正才;王元刚;雷天飞;张波;李肇基 -专利权人：电子科技大学
申请日： 2009-02-06 - 公布日： 2009-07-22 - 主分类号： H01L21/20 文献下载
摘要：本发明公开了一种在厚膜SOI材料顶层硅与介质埋层界面处形成图形化半导体埋层的方法，涉及SOI功率器件的材料制备技术领域，本发明通过a.在顶层硅背面生长阻挡层；b.在阻挡层上淀积光刻胶并刻蚀出掩模图形；c层；e.顶层硅的氧化层面和衬底片键合，或者顶层硅的氧化层面和衬底片的氧化层面键合形成完整的材料这五个步骤，充分利用了顶层硅上SiO₂层生长和与衬底片键合两个高温过程对图形化半导体埋层进行两次推结，既适用于全介质隔离工艺，又适用于自隔离工艺的SOI功率器件的相关功率集成电路中。
soi 材料顶层介质界面形成图形半导体方法

[实用新型]一种全介质隔离硅磁敏三极管-CN202120762528.8有效
发明人：赵晓锋;李苏苏;于志鹏;温殿忠 -专利权人：黑龙江大学
申请日： 2021-04-14 - 公布日： 2021-11-05 - 主分类号： H01L29/73 文献下载
摘要：本实用新型公开了一种全介质隔离硅磁敏三极管，所述全介质隔离硅磁敏三极管包括SOI硅磁敏三极管和介质隔离环，所述SOI硅磁敏三极管包括器件硅(1)、衬底硅(2)和埋层二氧化硅(3)，在器件硅(1)上设置有硅磁敏三极管，介质隔离环与埋层二氧化硅(3)形成全介质隔离结构，所述介质隔离环包括介质隔离环一(51)、介质隔离环二(52)和介质隔离环三(53)，三者均设置在器件硅(1)中。本实用新型公开的全介质隔离硅磁敏三极管被介质层包裹，有效实现元器件间隔离，同时限定了载流子在磁场作用下的偏转程度，改善了硅磁敏三极管的磁灵敏度和温度特性。
一种介质隔离硅磁敏三极管

[发明专利]栅介质的电学性能的测试方法-CN201310745281.9有效
发明人：魏星;曹铎;狄增峰;方子韦 -专利权人：上海新傲科技股份有限公司
申请日： 2013-12-30 - 公布日： 2014-04-23 - 主分类号： H01L21/66 文献下载
摘要：本发明提供一种栅介质的电学性能的测试方法，包括如下步骤：提供一衬底，所述衬底包括一绝缘埋层以及位于所述绝缘埋层表面的一用于制造器件的顶层半导体层；在所述顶层半导体层表面制作一第一金属电极及生长一栅介质薄膜；在所述栅介质薄膜表面制作一第二金属电极及第三金属电极，所述第一金属电极的面积及第二金属电极的面积大于所述第三金属电极的面积；在所述第一金属电极与所述第三金属电极上施加电压，进行电流-电压测试，以得到所述栅介质的漏电流；在所述第二金属电极与第三金属电极上施加电压，进行电容-电压测试，以得到所述栅介质的电容。本发明栅介质的电学性能的测试方法，其能够简单方便准确的测量栅介质材料的漏电流及电容。
介质电学性能测试方法

[发明专利]LDMOS晶体管结构及其形成方法-CN201110280379.2无效
发明人：刘建华 -专利权人：上海先进半导体制造股份有限公司
申请日： 2011-09-20 - 公布日： 2012-01-04 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种LDMOS晶体管结构及其形成方法，所述LDMOS晶体管结构包括：半导体衬底；第一掺杂类型的埋层，位于所述半导体衬底内；第一掺杂类型的外延层，覆盖所述半导体衬底的表面；栅介质层，位于所述埋层上方的外延层上；栅电极，位于所述栅介质层上；第一掺杂类型的体区，位于所述栅介质层一侧的外延层中并延伸至所述栅介质层下方；第二掺杂类型的漏端漂移区，位于所述栅介质层另一侧的外延层中并延伸至所述栅介质层下方；第二掺杂类型的漏区，位于所述漏端漂移区中；第二掺杂类型的源区，位于所述体区中；其中，所述第二掺杂类型与第一掺杂类型相反，所述栅介质层为场氧化层。
ldmos 晶体管结构及其形成方法

[发明专利]一种LDMOS晶体管及其制作方法-CN202210745452.7有效
发明人：姜钦;于绍欣 -专利权人：广州粤芯半导体技术有限公司
申请日： 2022-06-29 - 公布日： 2022-09-09 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种LDMOS晶体管及其制作方法，该LDMOS晶体管包括衬底、埋层、外延层、栅极结构、层间介质层及第一插塞，其中，埋层位于衬底的上表层；外延层位于埋层上表面，外延层包括有源区及位于有源区中的漂移区，漂移区的上表层设有漏极区，栅极结构位于漂移区的上表面；层间介质层覆盖栅极结构与有源区的显露表面，层间介质层中显露漏极区的第一接触孔，填充第一接触孔的第一插塞为非晶化第一插塞，第一插塞与漏极区接触处设有非晶化接触区
一种 ldmos 晶体管及其制作方法

[发明专利]一种绝缘栅双极型晶体管及其制作方法-CN202111118333.0在审
发明人：李巍;芮强 -专利权人：无锡华润华晶微电子有限公司
申请日： 2021-09-22 - 公布日： 2023-03-24 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种绝缘栅双极型晶体管及其制作方法，该晶体管包括基底、沟槽栅结构、发射区、绝缘埋层、接触区、层间介质层、发射极导电层及导电连接部，其中，基底设有依次层叠的集电区、场截止层、漂移层及基区，绝缘埋层位于基区内且在发射区下方本发明一方面通过在发射区下方增加绝缘埋层，阻挡空穴电流流经发射区和基区，从而使得PN结正偏变得非常困难，防止PN结正偏带来的闩锁效应；另一方面通过贯穿绝缘埋层的接触孔，使得发射极导电层连接至P型基区形成槽型发射极
一种绝缘栅双极型晶体管及其制作方法

[发明专利]一种具有电极相连PIN埋管的GaN场效应晶体管-CN201810657234.1有效
发明人：王颖;罗昕;于成浩;曹菲 -专利权人：杭州电子科技大学
申请日： 2018-06-22 - 公布日： 2021-06-15 - 主分类号： H01L29/778 文献下载
摘要：本发明公开了一种具有电极相连PIN埋管的GaN场效应晶体管,包括栅极、源区、栅介质层、钝化层、势垒层，沟道层，低浓度陷阱掺杂缓冲层，高浓度陷阱掺杂缓冲层，与电极相连反向偏置的PIN埋管；其中，所述电极相连反向偏置的PIN埋管由源极相连P型埋层、低浓度陷阱掺杂缓冲层、漏极相连N型埋层组成。本发明的晶体管工作于关态高压时，PIN埋管处于反向偏置的状态，管中的P型埋层与源极相连，可以充分耗尽沟道和缓冲层中的载流子，从而降低缓冲层中的泄漏电流，同时调制栅漏之间的电场分布。管中的N型埋层与漏极相连，反向偏置下，在漏端引入一个电场峰值，可以进一步调制漏端的电场，耐压特性上有明显的改善。
一种具有电极相连 pin gan 场效应晶体管

[发明专利]纳米线场效应晶体管及其形成方法-CN201210039335.5有效
发明人：王文博;卜伟海 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-02-20 - 公布日： 2013-08-21 - 主分类号： H01L21/336 文献下载
摘要：一种纳米线场效应晶体管及其形成方法，形成纳米线场效应晶体管的方法包括：提供SOI衬底，SOI衬底包括第一半导体衬底、位于第一半导体衬底上的埋层、位于埋层上的第二半导体衬底；图形化第二半导体衬底形成源极区域、漏极区域以及纳米线；去除纳米线下方部分厚度的埋层，以形成凹槽，使纳米线悬置于凹槽中；在图形化后的第二半导体衬底和剩余埋层围成的区域的侧面形成侧墙；在源极区域侧面的侧墙和漏极区域侧面的侧墙之间形成包括栅极和栅介质层的栅极结构
纳米场效应晶体管及其形成方法