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[发明专利]一种高可靠性碳化硅MOSFET器件及其形成方法-CN202310764107.2有效
发明人：朱袁正;黄薛佺;杨卓;叶鹏;朱晨凯 -专利权人： 无锡新洁能股份有限公司
申请日： 2023-06-27 - 公布日： 2023-10-03 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种高可靠性碳化硅MOSFET器件及其形成方法，本发明的高可靠性碳化硅MOSFET器件包括至少两个不同的元胞结构，所述不同元胞结构的源极相连组成MOSFET器件的源极，栅极相连组成MOSFET器件的栅极，漏极相连组成MOSFET器件的漏极，不同元胞结构的JFET区宽度不同。本发明通过设计多段具有不同JFET区宽度、不同N型JFET注入区宽度、不同JFET注入区浓度的元胞结构，使得元胞之间具有不同的跨导gm，这些不同跨导的元胞结构能够限制电流大小，避免器件发生热失效，使得碳化硅MOSFET器件在面临高压大电流情况时具有更好的耐受能力，能够提高碳化硅MOSFET器件的可靠性。
一种可靠性碳化硅 mosfet 器件及其形成方法

[发明专利]一种碳化硅MOSFET器件及其制备工艺-CN202310889322.5在审
发明人：朱袁正;杨卓;黄薛佺;叶鹏;朱晨凯 -专利权人： 无锡新洁能股份有限公司
申请日： 2023-07-19 - 公布日： 2023-09-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种碳化硅MOSFET器件及其制备工艺，MOSFET器件包括依次设置的漏极金属、N型漏极、N型外延层、源极纵向沟槽和栅极纵向沟槽，源极纵向沟槽和栅极纵向沟槽从上至下贯穿N型源极、P型阱区并延伸到N型外延层中；栅极纵向沟槽内设有栅极多晶硅和栅氧化层，源极纵向沟槽内设有源极多晶硅和场氧化层，源极多晶硅的外围被场氧化层包裹，且场氧化层的外围还设有第一P型掺杂区；在源极纵向沟槽的底部还设有至少一处第二P型掺杂区；N型源极和第一P型掺杂区的表面还设有用于将源极信号连接至源极金属的接触孔，N型外延层的表面除接触孔以外的其他区域设有介质层。本发明的MOSFET器件能够克服现有SiC器件EAS能力不足的问题，提升SiC器件的EAS能力。
一种碳化硅 mosfet 器件及其制备工艺

[发明专利]一种沟槽型碳化硅MOSFET器件及其制备方法-CN202310581822.2有效
发明人：朱袁正;杨卓;朱晨凯;黄薛佺;叶鹏 -专利权人： 无锡新洁能股份有限公司
申请日： 2023-05-23 - 公布日： 2023-09-01 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种沟槽型碳化硅MOSFET器件及其制备方法，器件包括漏极金属及其上方的N型衬底、N型外延层、N型JFET区、P型体区、N型源区和源极金属，在N型外延层的一端设有纵向沟槽，纵向沟槽的上端位于源极金属的内部，下端延伸至N型JFET区中，在纵向沟槽内部设有沟槽栅多晶硅，且沟槽栅多晶硅的上表面被栅极介质层覆盖，下表面和侧面被沟槽栅氧化层包裹；相邻两个纵向沟槽之间间隔设置P型屏蔽区，P型屏蔽区部分包裹纵向沟槽的表面，并且P型屏蔽区的上表面通过源极金属与N型源区相连接，P型屏蔽区的正下方设置有P型埋层区，P型埋层区N型JFET区进入N型外延层中。本发明沟槽型碳化硅器件的导通电阻大大降低。
一种沟槽碳化硅 mosfet 器件及其制备方法

[发明专利]电荷耦合功率MOSFET器件及其制造方法-CN201710257868.3有效
发明人：朱袁正;叶鹏;刘晶晶 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-04-19 - 公布日： 2023-09-01 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种电荷耦合功率MOSFET器件及其制造方法，包括有源区、栅极引出区和终端保护区，有源区和栅极引出区设有第一沟槽，终端保护区设有第二沟槽；第一沟槽内设有第一导电多晶硅和第二导电多晶硅，第一导电多晶硅和第二导电多晶硅由第二绝缘氧化层隔离；第二沟槽内淀积有第三导电多晶硅和第四导电多晶硅，第三导电多晶硅和第四导电多晶硅由第二绝缘氧化层隔离；导电多晶硅上方覆盖绝缘介质层，绝缘介质层上设置导电多晶硅的接触孔，器件上方设有源极金属和栅极金属，源极金属和栅极金属分别通过接触孔与导电多晶硅欧姆接触。本发明导通电阻低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低，开关损耗低，工艺更为简单，成本更为低廉。
电荷耦合功率 mosfet 器件及其制造方法

[发明专利]具有低导通压降的绝缘栅双极型晶体管器件及其制造方法-CN201611089631.0有效
发明人：朱袁正;张硕 -专利权人： 无锡新洁能股份有限公司
申请日： 2016-12-01 - 公布日： 2023-09-01 - 主分类号： H01L29/739 文献下载
摘要：本发明涉及一种具有低导通压降的绝缘栅双极型晶体管器件及其制造方法，其包括位于半导体基板上的有源区以及终端保护区，在所述绝缘栅双极型晶体管器件的截面上，所述有源区的有源元胞采用采用沟槽结构，所述有源元胞包括活性元胞以及非活性元胞；在活性元胞沟槽的槽底以及非活性元胞沟槽的槽底均设有第二导电类型浮置区，活性元胞沟槽下方的第二导电类型浮置区包覆活性元胞沟槽的槽底，非活性元胞沟槽下方的第二导电类型浮置区包覆非活性元胞沟槽的槽底。本发明能够在保证耐压的情况下，具有极低的导通压降和极快的关断速度，且具有较低的电流电压振荡，大大提高工作的可靠性。
具有低导通压降绝缘栅双极型晶体管器件及其制造方法

[发明专利]一种降低导通电阻的功率半导体器件及制造方法-CN201710536741.5有效
发明人：朱袁正;周锦程 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-07-04 - 公布日： 2023-08-29 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种降低导通电阻的功率半导体器件及制造方法，其特征在于：在超结结构的第一导电类型柱和第二导电类型柱之间设置第二绝缘介质层，所述第二绝缘介质层顶端在第二导电类型体区底部下方0µm至10µm处，且底端在第二导电类型柱底部上方0µm至10µm处，第二导电类型柱底部不存在第二绝缘介质层，且与第一导电类型漂移区连接；本发明超结结构中的第二绝缘介质层能够有效抑制第一导电类型柱和第二导电类型柱中的掺杂杂质互相扩散，降低第一导电类型柱和第二导电类型柱的电阻率，进而降低器件的导通电阻，同时该结构不需要额外的光刻板，工艺也与现有半导体工艺兼容，节省了生产成本。
一种降低通电功率半导体器件制造方法

[发明专利]一种碳化硅肖特基二极管及其制造方法-CN201811332649.8有效
发明人：朱袁正;周锦程;杨卓 -专利权人： 无锡新洁能股份有限公司
申请日： 2018-11-09 - 公布日： 2023-08-11 - 主分类号： H01L29/872 文献下载
摘要：本发明涉及半导体技术领域，具体公开了一种碳化硅肖特基二极管及其制造方法，其中所述碳化硅肖特基二极管包括：包括N型碳化硅衬底（2）、N型外延层（3）、阳极电极和阴极电极所述N型外延层（3）的外延面上设有P型阱区并形成N型阱区（5）；所述P型阱区包括第二P型阱区（6），所述第二P型阱区（6）的周围连有第一P型阱区（4），所述第一P型阱区（4）与第二P型阱区（6）电势相同。本发明通过第二P型阱区（6）与N型外延层（3）组成的PN二极管的开启带动了第一P型阱区（4）与N型外延层（3）组成的PN结的开启，使得器件的浪涌电流明显增加。
一种碳化硅肖特基二极管及其制造方法

[发明专利]高浪涌电流能力碳化硅二极管及其制作方法-CN201810991544.7有效
发明人：朱袁正;杨卓;周锦程;叶鹏 -专利权人： 无锡新洁能股份有限公司
申请日： 2018-08-29 - 公布日： 2023-07-14 - 主分类号： H01L29/872 文献下载
摘要：本发明属于半导体器件的制造技术领域，涉及一种高浪涌电流能力碳化硅二极管及其制作方法，包括半导体基板，所述半导体基板包括N型碳化硅衬底及位于N型碳化硅衬底上的N型碳化硅外延层，在所述N型碳化硅外延层内的上部设有若干个P型阱区，在所述P型阱区下方或下表面设有N型高阻区，所述N型高阻区的电阻率大于N型碳化硅外延层的电阻率；本发明通过设置N型高阻区，并在N型高阻区内设有多个块状P型区，使得器件在正常导通工作状态下，大幅增加了器件的浪涌电流能力。
浪涌电流能力碳化硅二极管及其制作方法

[发明专利]一种电荷耦合功率MOSFET器件及其制造方法-CN201710257445.1有效
发明人：朱袁正;叶鹏;刘晶晶 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-04-19 - 公布日： 2023-07-14 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种电荷耦合功率MOSFET器件及其制造方法，包括有源区、栅极引出区和终端保护区；有源区和栅极引出区设有第一沟槽，终端保护区设有第二沟槽；第一沟槽内的第一导电多晶硅和第二导电多晶硅由第二绝缘氧化层隔离，第二导电多晶硅与第一沟槽内壁由第一绝缘氧化层隔离；第二沟槽内的第三导电多晶硅与第二沟槽内壁由第四绝缘氧化层隔离；导电多晶硅上方的绝缘介质层设置接触孔，第二接触孔填充金属与第一导电多晶硅欧姆接触，第三接触孔填充金属与第二导电多晶硅欧姆接触，第四接触孔填充金属与第三导电多晶硅欧姆接触；器件上方设有源极金属和栅极金属。本发明导通电阻低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低，开关损耗低，工艺更为简单。
一种电荷耦合功率 mosfet 器件及其制造方法

[发明专利]一种沟槽型碳化硅MOSFET器件及其制备工艺-CN202310461968.3在审
发明人：朱袁正;杨卓;黄薛佺;朱晨凯 -专利权人： 无锡新洁能股份有限公司
申请日： 2023-04-26 - 公布日： 2023-06-27 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种沟槽型碳化硅MOSFET器件及其制备工艺，MOSFET器件包括高浓度N型漏极及漏极金属，在高浓度N型漏极上设有低浓度的N型外延层，在N型外延层上方设有P型阱区，在P型阱区表面设有高浓度N型源极和高浓度P型源极，在N型外延层远离高浓度N型漏极的一端表面设有纵向沟槽，纵向沟槽内部设有多晶硅，且多晶硅外围被栅氧化层包裹，在纵向沟槽底部正下方区域的N型外延层中还设有P型掺杂区，P型掺杂区向靠近高浓度N型漏极方向延伸，高浓度N型源极和高浓度P型源极表面还设有接触孔和介质层。本发明能够对器件的栅氧化层提供全面的保护，同时P型掺杂区的形成不需要使用掩模版，提高精度的同时降低成本。
一种沟槽碳化硅 mosfet 器件及其制备工艺

[发明专利]一种优化终端结构的沟槽型半导体器件及制造方法-CN201710591047.3有效
发明人：朱袁正;周锦程 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-07-19 - 公布日： 2023-06-06 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种优化终端结构的沟槽型功率半导体器件及制作方法，其特征在于：第一导电类型外延层上设有至少一个第二类沟槽，第二类沟槽两侧第一导电类型外延层的表面依次设有第二导电类型体区和绝缘介质层，第一类沟槽与第二类沟槽间的第二导电类型体区内设有重掺杂第二导电类型源区，源极金属穿过绝缘介质层上的通孔与所述重掺杂第二导电类型源区接触，第二类沟槽内设有一层氧化层，在沟槽侧壁的氧化层上覆盖有多晶硅，且侧壁的多晶硅间通过绝缘介质层绝缘，第二类沟槽下方设有第二导电类型阱区；本发明制造方法与现有半导体工艺兼容，且减少了光刻板数量，减小了终端的宽度，降低了制造成本，同时通过优化终端结构提高了器件的耐压能力。
一种优化终端结构沟槽半导体器件制造方法

[发明专利]沟槽DMOS器件的制造方法和结构-CN201610962608.1有效
发明人：朱袁正;周永珍 -专利权人： 无锡新洁能股份有限公司
申请日： 2016-11-04 - 公布日： 2023-06-06 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种沟槽DMOS器件的制造方法和结构，不使用源极光刻板，整套工艺流程只需要3层光罩即可实现（不包含钝化层光刻板），3层光刻板分别实现的功能是沟槽刻蚀（TR）、接触孔引出（CT）、金属电极光刻（Metal）；源区形成在接触孔光刻工艺之后；所述发明结构和制造方法包括有源区和终端保护区，器件终端保护结构使用Trench ring（沟槽状的保护环）设计，终端保护区由至少1个以上的Trench ring组成，终端保护区Trench ring与元胞区（有源区和栅极引出区）栅沟槽刻蚀是同一刻蚀步骤完成。可减少工艺制造光刻层数，大幅度降低了制造成本。
沟槽 dmos 器件制造方法结构

[发明专利]适用于深沟槽的功率半导体器件结构及制造方法-CN201710611791.5有效
发明人：朱袁正;叶鹏;周锦程 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-07-25 - 公布日： 2023-06-06 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种适用于深沟槽的功率半导体器件结构及制造方法，其特征在于：在半导体器件的截面上，终端保护区的第一导电类型漂移区表面设有第二导电类型第二阱区，第二导电类型第二阱区内设有若干个第二类型沟槽，且第二类型沟槽内的中心区填充有第二类导电体以及位于第二类导电体外圈的第二类介质体，第二类导电体与所在第二类型沟槽外靠近终端过渡区一侧的第二导电类型第二阱区电连接，终端过渡区内的第一类型沟槽与终端保护区内的第二类型沟槽的下方均设有第二导电类型第三阱区；本发明结构能有效提高器件的耐高压特性，且制作工艺与现有半导体工艺兼容，适应范围广，节省了生产成本。
适用于深沟功率半导体器件结构制造方法

[发明专利]具有终端保护区的超结半导体器件及其制造方法-CN201710079260.6有效
发明人：朱袁正;李宗清 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-02-14 - 公布日： 2023-04-25 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种具有终端保护区的超结半导体器件及其制造方法，在俯视平面上包括器件区域、直边终端保护区和拐角终端保护区。在直边终端保护区，由第一导电类型第二柱和第二导电类型第二柱所构成的超结结构从半导体表面沿厚度方向延伸至第一导电类型漂移层内，并且交替规则排布。在拐角终端保护区，若干组由一对或几对第一导电类型第三柱和第二导电类型第三柱构成的超结结构组相互垂直不相交排列。不同的第二导电类型第三柱互相之间电性不连通，并且第二导电类型第三柱与直边终端保护区第二导电类型第二柱电性不连通。本发明的器件具有终端尺寸小，耐压高，终端拐角保护区设计简单，容易实现电荷平衡。
具有终端保护区半导体器件及其制造方法

[发明专利]晶体管器件的终端结构以及制造具有该终端结构IGBT的方法-CN201710667448.2有效
发明人：朱袁正;张硕 -专利权人： 无锡新洁能股份有限公司
申请日： 2017-08-07 - 公布日： 2023-04-25 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种晶体管器件的终端结构，截止环结构包括两个部分：内侧部分和外侧部分；在内侧部分，多晶硅场板与第一导电类型轻掺杂型漂移区通过栅氧化层相隔离，多晶硅场板上设有绝缘介质层，绝缘介质层上设有金属场板；金属场板通过孔结构穿过绝缘介质层与多晶硅场板电连接；在外侧部分，多晶硅场板与第一导电类型轻掺杂型漂移区通过栅氧化层相隔离，在外侧部分的最外侧，金属场板通过孔结构穿过绝缘介质层与第一导电类型轻掺杂型漂移区连接；当器件承受耐压时，会在截止环结构内侧部分栅氧化层下漂移区内感应出第一导电类型电荷，使该区域转变为第一导电类型重掺杂区域，因此耗尽层的横向展宽终止于此，能够有效保证击穿特性的可靠性。
晶体管器件终端结构以及制造具有 igbt 方法

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