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[发明专利]一种低应力的半导体芯片-CN202010348049.1有效
发明人：阳平 -专利权人：上海擎茂微电子科技有限公司
申请日： 2020-04-28 - 公布日： 2023-04-14 - 主分类号： H01L27/082 文献下载
摘要：本发明涉及一种低应力的半导体芯片，包括半导体基板，半导体基板包括由多个IGBT元胞并联形成的IGBT芯片区，衬底上还设有阻止区，阻止区位于IGBT芯片区以外，阻止区内设有设有第一接触沟槽，第一接触沟槽内设有热膨胀系数大于二氧化硅热膨胀系数的金属。本发明的低应力的半导体芯片，能降低半导体芯片的面内应力和IGBT芯片区内的应力，改善硅片的翘曲度，能避免后续工艺中设备传送问题，能形成低应力的深沟槽IGBT器件。
一种应力半导体芯片

[发明专利]一种硅控整流器和静电放电保护器件-CN202011275296.X有效
发明人：陳秉睿 -专利权人：泉芯集成电路制造(济南)有限公司
申请日： 2020-11-12 - 公布日： 2023-04-14 - 主分类号： H01L27/082 文献下载
摘要：本发明提供一种硅控整流器和静电放电保护器件，涉及半导体技术领域，可以在SCR导通时，电流路径为第三掺杂区至第二阱区，由于第一阱区至第二阱区的崩溃电压大于第三掺杂区至第二阱区的崩溃电压，故，可以有效的降低SCR的导通电压Vt1。同时，由于只将第一掺杂区作为电流输入端的电压VDD，且隔离层在鳍体的竖向的两侧形成隔离，第二掺杂区则在第一掺杂区的右侧完全挡住第一掺杂区，在整个电流路径中，由第一掺杂区和第二掺杂区形成一个逆偏的二极体，故，在整个SCR导通后，其维持电压多了一个逆偏二极体的崩溃电压，因此也就提高了整个SCR的维持电压，可以有效改善闩锁问题。
一种整流器静电放电保护器件

[实用新型]一种载流子隔离的高压半导体器件-CN202221416394.5有效
发明人：张桥;刘鹏;颜家圣;黄智;刘晓;吕晨襄 -专利权人：湖北台基半导体股份有限公司
申请日： 2022-06-08 - 公布日： 2023-04-14 - 主分类号： H01L27/082 文献下载
摘要：本实用新型的名称是一种载流子隔离的高压半导体器件。属于功率半导体器件技术领域。它主要是解决2个或多个半导体器件集成在同一晶片上时存在挖槽工艺或浓度较难掌握、更高电压时易出现换向失败的问题。它的主要特征是：包括2个或多个半导体器件集成在同一半导体晶片上的高压半导体器件，所述2个或多个半导体器件之间设有隔离区；所述的隔离区宽度为基区载流子扩散长度的5.0～20倍；在所述隔离区内按0.60～0.92倍隔离区宽度设置少子寿命隔离区，少子寿命隔离区内的少子寿命为隔离区其它区域少子寿命的15%～40%。本实用新型具有提高器件间参数均匀性和隔离效果一致性的特点，主要应用于高压双向晶闸管、逆导晶闸管、IGCT等半导体器件。
一种载流子隔离高压半导体器件

[发明专利]半导体装置及其制造方法-CN202211208581.9在审
发明人：岩桥洋平;斋藤顺 -专利权人：株式会社电装;丰田自动车株式会社;未来瞻科技株式会社
申请日： 2022-09-30 - 公布日： 2023-04-11 - 主分类号： H01L27/088 文献下载
摘要：本公开涉及一种半导体装置及其制造方法，在该半导体装置中，在沿深度方向上的杂质浓度的浓度分布中，在位于与栅极电极(27)的下端部相同深度处的部分和位于与栅极电极的上端部相同深度处的部分之间的位置处，基层(21)具有低浓度峰值。杂质区域(22)在第一峰值位置与第二峰值位置之间的位置处在深度方向上具有与基层的边界，在所述第一峰值位置处，在位于与下端部相同深度处的部分与低浓度峰的位置之间基层的杂质浓度最大，在所述第二峰值位置处，在低浓度峰值的位置与位于跟上端部分相同深度处的部分之间基层的杂质浓度最大。
半导体装置及其制造方法

[发明专利]全隔离横向双扩散半导体器件及制造方法-CN202310055837.5在审
发明人：陈燕宁;王凯;付振;刘芳;余山;邓永峰;吴波;梁英宗;郁文;刘倩倩 -专利权人：北京智芯微电子科技有限公司;北京芯可鉴科技有限公司
申请日： 2023-01-19 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：本发明涉及半导体领域，提供一种全隔离横向双扩散半导体器件及制造方法。全隔离横向双扩散半导体器件包括半导体衬底、源极体区、漏极漂移区、源极、漏极以及栅极，还包括：第一类型的第一埋层、第二类型埋层以及场氧隔离组合结构；场氧隔离组合结构包括浅沟槽隔离结构和两个分别覆盖浅沟槽隔离结构两侧壁角的LOCOS鸟嘴结构；漏极漂移区与第一类型的第一埋层在纵向上连接，位于漏极漂移区两侧的源极体区与第一类型的第一埋层在纵向上连接形成第一隔离环结构。本发明采用LOCOS与STI相结合的场氧隔离组合结构，提升器件的击穿电压；通过第一隔离环结构对漏极漂移区进行全隔离，形成横向导通路径和纵向导通路径，降低导通电阻，提升可靠性。
隔离横向扩散半导体器件制造方法

[发明专利]多层多功能间隔物堆叠-CN202210831084.8在审
发明人： A·C-H·魏;G·布歇 -专利权人：英特尔公司
申请日： 2022-07-15 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：本公开涉及多层多功能间隔物堆叠。提供用于形成具有多层间隔物结构的半导体器件的技术。在示例中，半导体器件包括在源极区和漏极区之间延伸的半导体区以及在半导体区上延伸的栅极层。由一个或多个介电层构成的间隔物结构沿着栅极结构的侧壁以及沿着源极区或漏极区的侧壁存在。该间隔物结构具有三个不同的部分：沿着栅极的侧壁的第一部分、沿着源极区或漏极区的侧壁的第二部分、以及连接在前两部分之间的第三部分。间隔物结构的第三部分具有多层配置，而第一和第二部分具有数量较少的材料层。
多层多功能间隔堆叠

[发明专利]具有富硅帽盖层的低温高锗高硼SiGe:B pEPI-CN202211011540.0在审
发明人： D·南迪;C·邦伯格;R·沙阿;G·杜威;N·哈拉蒂普;M·J·科布林斯基;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：描述了具有被限制的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构，包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
具有富硅帽盖层低温高锗高硼 sige pepi

[发明专利]晶体管器件及其制造方法-CN202211159315.1在审
发明人：尹承灿;黄寅灿;曹健浩;任廷爀;洪炳鹤;徐康一;何铭;朴宰贤;M.萨雷米;R.帕克;H.辛卡;河大元 -专利权人：三星电子株式会社
申请日： 2022-09-22 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：提供了晶体管器件。一种晶体管器件包括衬底。该晶体管器件包括在衬底上具有下栅极和下沟道区的下晶体管。该晶体管器件包括具有上栅极和上沟道区的上晶体管。下晶体管在上晶体管和衬底之间。晶体管器件包括隔离区，该隔离区将下晶体管的下沟道区与上晶体管的上沟道区分开。此外，下晶体管的下栅极接触上晶体管的上栅极。还提供了形成晶体管器件的相关方法。
晶体管器件及其制造方法

[发明专利]半导体装置-CN202211195925.7在审
发明人：金景洙;李槿熙 -专利权人：三星电子株式会社
申请日： 2022-09-29 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：提供了一种半导体装置，所述半导体装置包括：基底，包括在第一方向上延伸的有源区；栅电极，在第二方向上延伸，与有源区交叉；源区/漏区，设置在有源区凹陷的区域中；掩埋互连线，设置在基底中；第一下接触插塞，穿透基底的一部分，并且将源区/漏区中的至少一个与掩埋互连线中的至少一条连接；第二下接触插塞，穿透基底的一部分，并且将栅电极中的至少一个与掩埋互连线中的至少一条连接；以及上接触插塞，连接到源区/漏区的一部分和栅电极的一部分，其中，第一下接触插塞和第二下接触插塞的上表面设置在比栅电极的上表面的水平低的水平上。
半导体装置

[发明专利]在部分栅极下有硅锗层的延伸漏极金属氧化物半导体装置-CN202211066095.8在审
发明人： F·霍尔兹穆勒;R·杰恩;P·巴尔斯 -专利权人：格芯（美国）集成电路科技有限公司
申请日： 2022-09-01 - 公布日： 2023-04-07 - 主分类号： H01L27/085 文献下载
摘要：本发明涉及在部分栅极下有硅锗层的延伸漏极金属氧化物半导体装置，揭示用于延伸漏极金属氧化物半导体装置的结构以及形成用于延伸漏极金属氧化物半导体装置的结构的方法。该结构包括包含第一半导体材料的半导体衬底、位于该半导体衬底中的源极区及漏极区、在该源极区与该漏极区间沿横向方向设置的栅极电极、以及设置于该半导体衬底上的半导体层。该半导体层包含成分不同于该第一半导体材料的第二半导体材料。该栅极电极包括在该半导体层上方沿垂直方向设置的第一段以及在该半导体衬底上方沿该垂直方向设置的第二段。
部分栅极下有硅锗层延伸金属氧化物半导体装置

[发明专利]半导体结构及半导体结构的形成方法-CN202110989759.7在审
发明人：姜长城;陈卓凡;张海洋 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2021-08-26 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：一种半导体结构及其形成方法，结构包括：衬底和衬底上的鳍部结构；位于衬底上的栅极结构、鳍部结构内的源漏掺杂区和第一介质层，栅极结构横跨鳍部结构且位于第一介质层内；位于第一介质层上的第二介质层，第二介质层内具有若干第一开口；位于第一开口内的第一导电结构，第一导电结构包括位于第一开口侧壁和底部的阻挡层和位于阻挡层表面的导电层，阻挡层的顶部表面低于导电层的顶部表面；位于第二介质层和第一导电结构上的第三介质层；位于第三介质层内的暴露出第一导电结构顶部表面的第二开口；位于第二开口底部的暴露出阻挡层顶部表面和部分导电层侧壁表面的第三开口；位于第三开口内和第二开口内的电连接层。所述半导体结构性能得到提升。
半导体结构形成方法

[发明专利]功率晶体管元件-CN201810939923.1有效
发明人：陈劲甫;蔡依芸 -专利权人：力智电子股份有限公司
申请日： 2018-08-17 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种功率晶体管元件包括基底、第一电极以及第二电极。基底定义有有源区与终端区。终端区环绕有源区。基底包括第一沟槽与第二沟槽。第一沟槽配置在有源区内且邻近于终端区。第二沟槽配置在终端区内且邻近于有源区。第一电极与第二电极分别配置在第一沟槽与第二沟槽中。第一电极与第二电极皆为电性浮接。
功率晶体管元件

[发明专利]半导体结构及其形成方法-CN202110976034.4在审
发明人：郑二虎;纪世良;宋佳;赵振阳;张海洋 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-08-24 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：一种半导体结构及其形成方法，方法包括：提供基底，包括衬底和鳍部材料层；刻蚀部分厚度鳍部材料层，形成初始鳍部，且刻蚀时具有第一刻蚀速率比；刻蚀初始鳍部露出的剩余鳍部材料层，形成凸立于衬底上的鳍部，鳍部由下而上包括底部鳍部、第一部分鳍部和第二部分鳍部，第二部分鳍部和第一部分鳍部构成有效鳍部，在刻蚀初始鳍部露出的部分厚度鳍部材料层时具有第二刻蚀速率比，第二刻蚀速率比小于第一刻蚀速率比，用于使得所述第一部分鳍部的底部线宽小于所述第一部分鳍部的顶部线宽；形成隔离层，覆盖底部鳍部侧壁并露出有效鳍部。本发明减小漏电流且减小对开启电流的影响，从而提高晶体管的开关电流比。
半导体结构及其形成方法

[发明专利]半导体装置-CN202210869022.6在审
发明人：崔道永;河大元;金庚浩;金旻奎;黃圭晩 -专利权人：三星电子株式会社
申请日： 2022-07-22 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：一种半导体装置包括：包括第一区域和第二区域的衬底，分别在第一区域和第二区域中的第一有源图案和第二有源图案；第一源极/漏极图案和包括第一半导体图案的第一沟道图案；第二源极/漏极图案和包括第二半导体图案的第二沟道图案；分别在第一沟道图案和第二沟道图案上的第一栅电极和第二栅电极；以及第一栅极电介质层和第二栅极电介质层。第一栅极电介质层包括在第一沟道图案和第一栅电极之间的第一界面层，以及第一高k电介质层。第二栅极电介质层包括在第二沟道图案和第二栅电极之间的第二界面层和第二高k电介质层。第一高k电介质层的厚度大于第二高k电介质层的厚度。第一半导体图案的厚度小于第二半导体图案的厚度。
半导体装置

[发明专利]通往掩埋或背面电源轨的栅极连结结构-CN202210889653.4在审
发明人： A·C-H·韦 -专利权人：英特尔公司
申请日： 2022-07-27 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：本文提供了用以形成具有位于装置栅极和掩埋/背面电源轨(BPR)之间的栅极连结结构的半导体装置的技术。在示例中，一种半导体装置包括作为位于半导体区上的晶体管栅极结构的部分的导电材料。例如，该半导体区可以是在源极区和漏极区之间延伸的鳍状物或者一组的一个或多个纳米线或纳米带。BPR结构位于电介质层下面，该电介质层位于该BPR结构与栅极结构的导电材料之间。导电材料的一部分还延伸穿过电介质材料，从而在栅极结构和下层的BPR结构之间提供过孔。例如，导电材料可以是栅极结构的栅电极的功函数材料和/或金属填充材料。
通往掩埋背面电源栅极连结结构