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[发明专利]具有选择性过孔接线柱的可缩放互连结构-CN201910179888.2有效
发明人： M·J·科布林斯基;T·N·安徳留先科夫;R·V·谢比亚姆;俞辉在 -专利权人：英特尔公司
申请日： 2015-03-05 - 公布日： 2023-10-03 - 主分类号： H01L23/522 文献下载
摘要：包括了设置在下级互连部件的顶表面上的选择性过孔接线柱的互连结构以及选择性地形成这种接线柱的制造技术。根据本文的实施例，可以独立于过孔开口中的配准误差而保持最小互连线间隔。在实施例中，选择性过孔接线柱具有小于接线柱被设置在内的过孔开口的底部横向尺寸的底部横向尺寸。导电的过孔接线柱的形成可以优先于由过孔开口所暴露的下互连部件的顶表面。随后沉积的电介质材料对过孔开口的延伸超过互连部件的其中没有形成导电的过孔接线柱的部分进行回填。上级互连部件着落在选择性过孔接线柱上以与下级特征进行电互连。
具有选择性接线柱缩放互连结构

[发明专利]具有到电路板的直接芯片附连的集成电路组合件-CN202180073737.4在审
发明人： W·戈梅斯;A·A·夏尔马;D·B·英格利;S·伽内山;M·J·科布林斯基;K·J·菲舍尔 -专利权人：英特尔公司
申请日： 2021-09-24 - 公布日： 2023-07-28 - 主分类号： H01L23/00 文献下载
摘要：本公开的各种方面提出与管芯和电路板的直接芯片附连相关的IC管芯、微电子组合件以及相关装置和封装。示例微电子组合件包括管芯，其中在管芯的正侧之上提供IC组件以及在管芯的背侧之上提供金属化堆叠。管芯进一步包括在管芯的正侧与背侧之间延伸的管芯互连，以电耦合IC组件和金属化堆叠。组合件进一步包括背侧传导接触部，所述背侧传导接触部在金属化堆叠背对管芯的侧之上被提供，背侧传导接触部配置成经由金属化堆叠和管芯互连向/从IC组件路由信号，并且配置成在没有管芯与电路板之间的封装衬底的情况下被耦合到电路板的相应传导接触部。
具有电路板直接芯片集成电路组合

[发明专利]用于集成电路器件和组件的混合制造-CN202180075331.X在审
发明人： W·戈梅斯;A·A·夏尔马;M·J·科布林斯基;D·B·因格利 -专利权人：英特尔公司
申请日： 2021-09-24 - 公布日： 2023-06-30 - 主分类号： H01L23/00 文献下载
摘要：本文公开了使用混合制造而制作的微电子组件以及相关的器件和方法。如本文所用，“混合制造”是指通过将至少两个由不同制造商使用不同材料或不同制造技术制造的IC结构布置在一起来制作微电子组件。例如，一种微电子组件可以包括：包括第一互连的第一IC结构和包括第二互连的第二IC结构，其中，所述第一和第二互连中的至少一些可以包括衬层和导电填充材料，并且其中，第一互连的衬层/导电填充材料的材料成分可以不同于第二互连的衬层/导电填充材料的材料成分。
用于集成电路器件组件混合制造

[发明专利]没有电力输送空间分配的标准单元架构-CN202211471470.7在审
发明人： S·叶梅尼乔格鲁;R·E·申克尔;X·王;M·J·科布林斯基;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L23/48 文献下载
摘要：本公开的实施例涉及先进集成电路结构制作，具体而言涉及没有电力输送空间分配的标准单元架构。可以描述其他实施例或者主张对其的保护。
没有电力输送空间分配标准单元架构

[发明专利]钛触点形成-CN202211480298.1在审
发明人： D·南迪;G·杜威;T·加尼;N·哈拉蒂普;M·J·科布林斯基;A·默西 -专利权人：英特尔公司
申请日： 2022-11-22 - 公布日： 2023-06-27 - 主分类号： H01L21/285 文献下载
摘要：形成至硅锗(SiGe)的钛触点包括形成硅化钛层，其中通过在升高的温度下使硅烷(乙硅烷、丙硅烷等)流过钛层来提供用于硅化钛层的硅。硅化钛层可以帮助限制跨硅化钛‑硅锗界面可能发生的钛和锗相互扩散的量，这可以减少(或消除)在随后的退火和其他高温工艺期间SiGe层中空隙的形成。也可以经由硼和锗注入对SiGe层的其上形成钛层的表面进行预先非晶化，以进一步改善SiGe层抗微空隙形成的鲁棒性。所得到的钛触点是热稳定的，因为它们的电阻在经受下游退火和高温处理过程之后基本上保持不变。
触点形成

[发明专利]硅化钛接触部和低温、高锗、高硼SIGE:B PEPI-CN202211455280.6在审
发明人： D·南迪;C·邦伯格;D·兰卡斯特;G·杜威;S·K·帕蒂尔;M·J·科布林斯基;A·S·穆尔蒂;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：本公开的发明名称是“硅化钛接触部和低温、高锗、高硼SIGE:B PEPI”。描述了具有受限外延源极或漏极结构的全环绕栅极集成电路结构。例如，集成电路结构包括子鳍上方的多个纳米线。栅极叠层在多个纳米线和子鳍之上。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括：i）锗和硼的第一PMOS外延（pEPI）区域；ii）在接触部位置处、在第一pEPI区域上的硅、锗和硼的第二pEPI区域；iii）在第二pEPI区域上的硅化钛导电接触材料。
硅化钛接触低温 sige pepi

[发明专利]具有MAX或MX导电材料的集成电路-CN202211462451.8在审
发明人： C·H·内勒;C·J·杰泽斯基;J·D·比勒费尔德;J-R·陈;R·V·谢比亚姆;M·J·科布林斯基;M·V·梅茨;S·B·格伦迪宁;S·李;K·P·奥布莱恩;K·K·马克西;A·V·佩努马季哈;C·J·多罗;U·E·阿维奇 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L23/482 文献下载
摘要：本文描述了具有由MX或MAX材料形成的导电区域的集成电路装置。MAX材料是分层的六方碳化物和氮化物，其包括前过渡金属(M)和A族元素(A)。MX材料去除了A族元素。MAX和MX材料是高度导电的，并且它们的二维层结构允许形成非常薄的层。MAX或MX材料可以用于形成IC电路的几种导电元件，包括接触部、互连或者用于接触部或互连的衬层或阻挡区域。
具有 max mx 导电材料集成电路

[发明专利]具有自对准到外延源极的后侧接触部的全环绕栅极集成电路结构-CN202211444937.9在审
发明人： G·布歇;A·纳瓦比-设拉子;A·C-H·韦;M·J·科布林斯基;S·米尔斯;P·帕特尔 -专利权人：英特尔公司
申请日： 2022-11-18 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：描述了具有自对准到外延源极或漏极区的后侧接触部的全环绕栅极集成电路结构。例如，一种集成电路结构包括纳米线的第一垂直布置结构和纳米线的第二垂直布置结构。栅极堆叠体位于纳米线的第一和第二垂直布置结构上方。第一外延源极或漏极结构位于纳米线的第一垂直布置结构的末端处。第二外延源极或漏极结构位于纳米线的第二垂直布置结构的末端处。导电结构在第一外延源极或漏极结构之一的垂直下方并且与其接触。
具有对准外延接触环绕栅极集成电路结构

[发明专利]具有背侧功率输送的集成电路结构-CN202211446774.8在审
发明人： M·内伯斯;M·J·科布林斯基;C·P·普尔斯;K·菲舍尔;C·蔡 -专利权人：英特尔公司
申请日： 2022-11-18 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：描述了具有背侧功率输送的集成电路结构。在示例中，一种集成电路结构包括：在单元边界内的器件层，该器件层具有正侧和背侧，并且该器件层包括源极或漏极结构。源极或漏极沟槽触点结构在器件层的正侧上。源极或漏极沟槽触点结构耦合到源极或漏极结构。金属层在器件层的背侧上。过孔结构将金属层耦合到源极或漏极沟槽触点结构。过孔结构与单元边界的单元行边界重叠并且平行。
具有功率输送集成电路结构

[发明专利]具有富硅帽盖层的低温高锗高硼SiGe:B pEPI-CN202211011540.0在审
发明人： D·南迪;C·邦伯格;R·沙阿;G·杜威;N·哈拉蒂普;M·J·科布林斯基;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：描述了具有被限制的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构，包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
具有富硅帽盖层低温高锗高硼 sige pepi

[发明专利]用于热稳定性和低PMOS接触电阻率的利用锗和硼注入物预非晶化的富硅覆盖层-CN202211016764.0在审
发明人： D·南迪;M·J·科布林斯基;G·杜威;C-H·崔;H·W·肯内尔;B·J·克里斯特;A·阿利亚鲁昆朱;C·邦伯格;R·沙阿;R·米恩德鲁;S·M·塞亚;C·穆纳辛哈;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-24 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：描述了具有受限的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构包括在子鳍状物之上的多个纳米线。栅极堆叠体在多个纳米线和子鳍状物上方。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括锗和硼、以及保护层，保护层包括至少部分地覆盖外延源极或漏极结构的硅和锗。包括硅化钛的导电触点在外延源极或漏极结构上。
用于热稳定性 pmos 接触电阻率利用注入物预非晶化覆盖层

[发明专利]具有背侧自对准导电穿通触点的集成电路结构-CN202210553668.3在审
发明人： L·P·古勒尔;S·叶梅尼乔格鲁;K·C·科柳鲁;M·J·科布林斯基;C·H·华莱士;T·加尼 -专利权人：英特尔公司
申请日： 2022-05-20 - 公布日： 2023-01-06 - 主分类号： H01L23/538 文献下载
摘要：描述了具有背侧自对准导电穿通触点的集成电路结构以及制造具有背侧自对准导电穿通触点的集成电路结构的方法。例如，一种集成电路结构包括在纳米线的第一堆叠体上方的第一子鳍状物结构。第二子鳍状物结构在纳米线的第二堆叠体上方。虚设栅极电极横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。
具有对准导电触点集成电路结构

[发明专利]用于具有双侧金属化的半导体器件的背侧接触电阻减小-CN201680086318.3有效
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·S·莫哈帕特拉;M·J·科布林斯基;P·莫罗 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2022-09-13 - 主分类号： H01L29/78 文献下载
摘要：公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。
用于具有金属化半导体器件接触电阻减小

[发明专利]用于两侧金属化的半导体器件的背面源极/漏极替换-CN201680088794.9有效
发明人： G·A·格拉斯;K·贾姆布纳坦;A·S·默西;C·S·莫哈帕特拉;P·莫罗;M·J·科布林斯基 -专利权人：英特尔公司
申请日： 2016-09-30 - 公布日： 2022-08-30 - 主分类号： H01L29/78 文献下载
摘要：公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。
用于两侧金属化半导体器件背面替换

[发明专利]用于集成光子部件和电子部件的混合制造-CN202111354602.3在审
发明人： A·A·夏尔马;W·戈梅斯;M·J·科布林斯基 -专利权人：英特尔公司
申请日： 2021-11-16 - 公布日： 2022-06-17 - 主分类号： G02B6/12 文献下载
摘要：本文公开了使用用于集成光子部件和电子部件的混合制造而制作的微电子组件以及相关的装置和方法。如本文所用，“混合制造”是指通过将使用不同制造商、材料或制造技术制造的至少两个IC结构接合在一起而制造微电子组件。在接合之前，至少一个IC结构可以包括光子部件，例如光波导、电光调制器和单片集成的透镜，并且至少一个可以包括电子部件，例如导电互连、晶体管和电阻器。可以在接合之后在这些IC结构中的一个或多个中提供一个或多个附加的电子部件和/或光子部件。例如，可以在接合之后将实施为导电过孔的互连或实施为电介质过孔的波导提供为延伸穿过接合的IC结构中的一个或多个。
用于集成光子部件电子混合制造

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