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[发明专利]多堆叠半导体器件和制造其的方法-CN202310454111.9在审
发明人：白在职;洪炳鹤;黄寅灿;徐康一 -专利权人：三星电子株式会社
申请日： 2023-04-25 - 公布日： 2023-10-27 - 主分类号： H01L27/088 文献下载
摘要：提供了一种多堆叠半导体器件和制造其的方法。该多堆叠半导体器件包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。
堆叠半导体器件制造方法

[发明专利]CMOS结构及其制造方法-CN202310289118.X在审
发明人：朴玺韩;李昇映;黄寅灿 -专利权人：三星电子株式会社
申请日： 2023-03-22 - 公布日： 2023-09-29 - 主分类号： H01L27/092 文献下载
摘要：本公开涉及CMOS结构及其制造方法，该CMOS结构包括晶片、在晶片的正面的第一半导体器件和第二半导体器件、在晶片的背面的电源轨、在晶片的背面的背面配电网络(PDN)网格、以及在晶片的正面在第一半导体器件和第二半导体器件之上的正面信号布线线路。第二半导体器件堆叠在第一半导体器件上，背面PDN网格联接到电源轨，电源轨联接到第一半导体器件和第二半导体器件。
cmos 结构及其制造方法

[发明专利]半导体器件-CN201811345083.2有效
发明人： 黄寅灿;申宪宗;郑圣宪;李斗铉;全辉璨;安学润 -专利权人：三星电子株式会社
申请日： 2018-11-13 - 公布日： 2023-09-05 - 主分类号： H01L29/78 文献下载
摘要：公开了一种半导体器件。该半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。
半导体器件

[发明专利]集成电路器件及其形成方法-CN202310154810.1在审
发明人：洪炳鹤;孙吉焕;黄寅灿;任廷爀;徐康一;朴世韩;李昇映;咸富铉;李长根;郑明勋;尹承灿 -专利权人：三星电子株式会社
申请日： 2023-02-22 - 公布日： 2023-08-29 - 主分类号： H01L25/16 文献下载
摘要：本公开提供了集成电路器件及其形成方法。集成电路器件可以包括晶体管、无源器件、在晶体管和无源器件之间延伸的基板、以及电源轨。无源器件可以与基板间隔开。无源器件和电源轨中的每个可以具有面对基板的第一表面，并且无源器件的第一表面比电源轨的第一表面更靠近基板。
集成电路器件及其形成方法

[发明专利]集成电路器件的电阻器结构及其形成方法-CN202211324392.8在审
发明人：洪炳鹤;黄寅灿;尹承灿;朴孝恩;徐康一 -专利权人：三星电子株式会社
申请日： 2022-10-27 - 公布日： 2023-05-09 - 主分类号： H01L23/64 文献下载
摘要：提供了集成电路器件的电阻器结构及其形成方法。电阻器结构可以包括：基板；上半导体层，可在垂直方向上与基板间隔开；下半导体层，可在基板和上半导体层之间；以及第一电阻器接触和第二电阻器接触，可在水平方向上彼此间隔开。上半导体层、下半导体层和基板的一部分中的至少一个可以接触第一电阻器接触和第二电阻器接触。
集成电路器件电阻器结构及其形成方法

[发明专利]晶体管器件及其制造方法-CN202211159315.1在审
发明人：尹承灿;黄寅灿;曹健浩;任廷爀;洪炳鹤;徐康一;何铭;朴宰贤;M.萨雷米;R.帕克;H.辛卡;河大元 -专利权人：三星电子株式会社
申请日： 2022-09-22 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：提供了晶体管器件。一种晶体管器件包括衬底。该晶体管器件包括在衬底上具有下栅极和下沟道区的下晶体管。该晶体管器件包括具有上栅极和上沟道区的上晶体管。下晶体管在上晶体管和衬底之间。晶体管器件包括隔离区，该隔离区将下晶体管的下沟道区与上晶体管的上沟道区分开。此外，下晶体管的下栅极接触上晶体管的上栅极。还提供了形成晶体管器件的相关方法。
晶体管器件及其制造方法

[发明专利]具有垂直未对准的多堆叠半导体器件及其形成方法-CN202210926084.6在审
发明人：宋昇炫;洪炳鹤;黄寅灿 -专利权人：三星电子株式会社
申请日： 2022-08-03 - 公布日： 2023-02-17 - 主分类号： H01L27/092 文献下载
摘要：一种多堆叠半导体器件，包括：下堆叠晶体管结构，包括下有源区和下栅极结构，下有源区包括下沟道结构，下栅极结构围绕下沟道结构；上堆叠晶体管结构，垂直堆叠在下堆叠晶体管结构之上，并且包括上有源区和上栅极结构，上有源区包括上沟道结构，上栅极结构围绕上沟道结构；至少一个栅极接触插塞，接触下栅极结构的顶表面，其中下栅极结构和上栅极结构在平面图中具有基本相同的尺寸，并且其中下栅极结构在垂直方向上不与上栅极结构完全重叠。
具有垂直对准堆叠半导体器件及其形成方法

[发明专利]用于多堆叠半导体器件的选择性双扩散中断结构及其制造方法-CN202210392095.0在审
发明人：洪炳鹤;宋昇炫;朴玺韩;李昇映;黄寅灿 -专利权人：三星电子株式会社
申请日： 2022-04-14 - 公布日： 2022-10-18 - 主分类号： H01L27/092 文献下载
摘要：一种多堆叠半导体器件包括：多个下晶体管结构，布置在下堆叠上并包括分别被多个下栅极结构围绕的多个下鳍结构；多个上晶体管结构，布置在上堆叠上并包括分别被多个上栅极结构围绕的多个上鳍结构；以及在下堆叠上的下扩散中断结构和在上堆叠上的上扩散中断结构中的至少一个，其中下扩散中断结构形成在两个相邻下栅极结构之间，并使分别包括所述两个相邻下栅极结构的两个下晶体管结构彼此隔离，上扩散中断结构形成在两个相邻上栅极结构之间，并使分别包括所述两个相邻上栅极结构的两个上晶体管结构彼此隔离。
用于堆叠半导体器件选择性扩散中断结构及其制造方法

[发明专利]3D堆叠的器件的静态随机存取存储器及其制造方法-CN202111527193.2在审
发明人： 黄寅灿;全辉璨 -专利权人：三星电子株式会社
申请日： 2021-12-14 - 公布日： 2022-07-29 - 主分类号： H01L27/11 文献下载
摘要：提供了一种半导体器件及其制造方法。该半导体器件包括静态随机存取存储器(SRAM)，其包括设置在第一层和第二层中的多个晶体管。第一层包括在多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极。第二层设置在第一层上方并且包括在多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极。第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方。SRAM进一步包括第一共享接触、第二共享接触、连接第四共享栅极和第一共享接触的第一交叉联接接触、以及连接第三共享栅极和第二共享接触的第二交叉联接接触。
堆叠器件静态随机存取存储器及其制造方法

[发明专利]半导体器件及其制造方法和晶体管结构-CN202110504821.9在审
发明人： 黄寅灿;全辉璨;洪炳鹤 -专利权人：三星电子株式会社
申请日： 2021-05-10 - 公布日： 2022-04-22 - 主分类号： H01L29/06 文献下载
摘要：本公开提供了半导体器件及其制造方法和晶体管结构。一种半导体器件包括：基板；第一晶体管，形成在基板之上并具有第一晶体管堆叠，该第一晶体管堆叠包括多个第一沟道结构、围绕第一沟道结构的第一栅极结构以及在第一晶体管堆叠的在第一沟道长度方向上的两端处的第一源极/漏极区和第二源极/漏极区；以及第二晶体管，在垂直方向上形成在第一晶体管之上并具有第二晶体管堆叠，该第二晶体管堆叠包括多个第二沟道结构、围绕第二沟道结构的第二栅极结构以及在第二晶体管堆叠的在第二沟道长度方向上的两端处的第三源极/漏极区和第四源极/漏极区，其中第三源极/漏极区不与第一源极/漏极区或第二源极/漏极区垂直地重叠，并且第四源极/漏极区不与第一源极/漏极区或第二源极/漏极区垂直地重叠。
半导体器件及其制造方法晶体管结构

[发明专利]具有台阶式多堆叠晶体管结构的半导体装置-CN202110623194.0在审
发明人：洪炳鹤;全辉璨;黄寅灿;徐康一;宋昇炫 -专利权人：三星电子株式会社
申请日： 2021-06-04 - 公布日： 2022-04-22 - 主分类号： H01L29/06 文献下载
摘要：提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
具有台阶堆叠晶体管结构半导体装置

[发明专利]集成电路装置及其制作方法-CN201711100178.3有效
发明人：全辉璨;申宪宗;张在兰;黄寅灿 -专利权人：三星电子株式会社
申请日： 2017-11-09 - 公布日： 2021-04-13 - 主分类号： H01L29/06 文献下载
摘要：一种集成电路装置及其制作方法。鳍型有源区在衬底上在第一水平方向上延伸。栅极线在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸。源极/漏极区在所述鳍型有源区中位于所述栅极线的一侧。绝缘盖平行于所述衬底延伸，所述栅极线及所述源极/漏极区排列在所述绝缘盖与所述衬底之间。源极/漏极触点垂直地延伸穿过所述绝缘盖，所述源极/漏极触点具有被所述绝缘盖覆盖的第一侧壁及连接到所述源极/漏极区的端部。鳍隔离绝缘单元垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中。所述源极/漏极区排列在所述鳍隔离绝缘单元与所述栅极线之间。
集成电路装置及其制作方法

[发明专利]半导体器件-CN202010715381.7在审
发明人：李斗铉;申宪宗;郭玟灿;朴贤镐;郑圣宪;郑涌植;池祥源;黄寅灿 -专利权人：三星电子株式会社
申请日： 2020-07-23 - 公布日： 2021-02-26 - 主分类号： H01L27/088 文献下载
摘要：一种半导体器件包括：衬底，包括第一有源区和第二有源区；第一源极/漏极图案，在第一有源区上；第二源极/漏极图案，在第二有源区上；分隔电介质图案，在第一源极/漏极图案与第二源极/漏极图案之间的衬底上；以及第一接触图案，在第一源极/漏极图案上，其中第一接触图案包括：第一金属图案；第一阻挡图案，在第一金属图案与第一源极/漏极图案之间；以及第二阻挡图案，在第一阻挡图案与第一源极/漏极图案之间，其中第一阻挡图案接触分隔电介质图案并且沿着第一金属图案的与分隔电介质图案相邻的侧壁延伸。
半导体器件

[发明专利]半导体器件-CN201811619564.8在审
发明人：李正韩;朴成哲;李允逸;金并基;全英敏;河大元;黄寅灿;朴宰贤;申宇哲 -专利权人：三星电子株式会社
申请日： 2018-12-28 - 公布日： 2019-07-16 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件包括：多个栅电极，在衬底上交叉有源图案并沿第二方向延伸，所述多个栅电极在第一方向上彼此间隔开；栅极分隔图案，具有在第一方向上的长轴并且在所述多个栅电极中的两个栅电极之间，所述多个栅电极中的所述两个栅电极在第二方向上彼此相邻；以及多个栅极间隔物，覆盖所述多个栅电极中的相应栅电极的侧壁，栅极间隔物交叉栅极分隔图案并沿第二方向延伸。栅极分隔图案包括沿第一方向延伸的下部、从下部突出并具有第一宽度的中间部分、以及在两个相邻的栅极间隔物之间并从中间部分突出的上部，上部具有小于第一宽度的第二宽度。
栅电极栅极间隔物方向延伸分隔图案半导体器件部分突出源图案侧壁长轴衬底覆盖

[发明专利]包括接触插塞的半导体器件及形成其的方法-CN201810567838.7在审
发明人：郭玟灿;全辉璨;申宪宗;刘素罗;李相炫;黄寅灿 -专利权人：三星电子株式会社
申请日： 2018-06-05 - 公布日： 2019-05-14 - 主分类号： H01L23/538 文献下载
摘要：提供了一种半导体器件及形成其的方法。该半导体器件包括在衬底上彼此间隔开并平行地线形延伸的多个有源区域。栅电极跨越所述多个有源区域，并且相应漏极区域在有源区域的位于栅电极的第一侧的相应有源区域上和/或中，相应源极区域在有源区域的位于栅电极的第二侧的相应有源区域上和/或中。漏极插塞设置在漏极区域上，源极插塞设置在源极区域上。栅极插塞在漏极插塞与源极插塞之间设置于栅电极上，使得穿过漏极插塞的中心和源极插塞的中心的直线交叉栅极插塞。
插塞源区域栅电极半导体器件漏极源极漏极区域源极区域接触插塞衬底平行穿过延伸

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