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[发明专利]包括具有RMG内间隔物的栅极结构的多堆叠半导体器件-CN202310457143.4在审
发明人：洪炳鹤;曹健浩;尹承灿;白在职 -专利权人：三星电子株式会社
申请日： 2023-04-24 - 公布日： 2023-10-27 - 主分类号： H01L29/10 文献下载
摘要：提供了一种多堆叠半导体器件，其包括：下场效应晶体管，在下场效应晶体管中下沟道结构由下栅极结构围绕，下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案；以及上场效应晶体管，在上场效应晶体管中上沟道结构由上栅极结构围绕，上栅极结构围绕包括上栅极电介质层、上功函数金属层和上栅极金属图案，其中上沟道结构的沟道宽度小于下沟道结构的沟道宽度，以及其中替代金属栅极(RMG)内间隔物在下沟道结构不与上沟道结构垂直重叠的区域形成在下功函数金属层和上功函数金属层之间。
包括具有 rmg 间隔栅极结构堆叠半导体器件

[发明专利]半导体存储器装置-CN202310078180.4在审
发明人：金台原;金俞琳;李昇嬉;张胜愚;卓容奭 -专利权人：三星电子株式会社
申请日： 2023-01-19 - 公布日： 2023-10-27 - 主分类号： H01L29/10 文献下载
摘要：提供了半导体存储器装置。所述半导体存储器装置包括：位线；沟道图案，包括位线上的水平沟道部分和从水平沟道部分竖直突出的竖直沟道部分；字线，在水平沟道部分上，并且在竖直沟道部分的侧壁上；以及栅极绝缘图案，在字线与沟道图案之间。沟道图案包括氧化物半导体，并且包括顺序堆叠的第一沟道层、第二沟道层和第三沟道层。第一沟道层至第三沟道层包括第一金属，并且第二沟道层还包括与第一金属不同的第二金属。第一沟道层的至少一部分接触位线。
半导体存储器装置

[发明专利]一种精确控制短沟道的平面型SiC MOSFET及其制造方法-CN202310472479.8有效
发明人：黄润华;张腾;李士颜;刘奥;柏松;杨勇 -专利权人：南京第三代半导体技术创新中心有限公司;南京第三代半导体技术创新中心
申请日： 2023-04-27 - 公布日： 2023-10-27 - 主分类号： H01L29/10 文献下载
摘要：本发明公开了一种精确控制短沟道的平面型SiC MOSFET及其制造方法，包括：通过一次外延在N+衬底上形成N‑漂移区；通过离子注入在N‑漂移区上形成PWELL掺杂区；将PWELL掺杂区埋入N‑漂移区；通过刻蚀的方法形成JFET区台阶；通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiC MOSFET沟道区；形成N型掺杂层、N+欧姆接触区、栅介质层、栅电极、隔离介质层；本发明采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
一种精确控制沟道平面 sic mosfet 及其制造方法

[发明专利]层、多级元件、多级元件制造方法和驱动多级元件的方法-CN201911255952.7有效
发明人：成明模;金洪范;朴真善;郑进元 -专利权人：汉阳大学校产学协力团
申请日： 2018-10-18 - 公布日： 2023-10-27 - 主分类号： H01L29/10 文献下载
摘要：根据本发明一实施例的层可以在导带的低级电子能量范围内呈现第一电子态数，并且在该导带的高于低级电子能量范围的高级电子能量范围内呈现第二电子态数，其中局域态可以存在于该低级电子能量范围内和该高级电子能量范围之间。
多级元件制造方法驱动

[发明专利]混合型场效应晶体管-CN202280014647.2在审
发明人： D·A·登普西;A·C·里纳汉;S·P·威斯顿;D·J·罗汉 -专利权人：亚德诺半导体国际无限责任公司
申请日： 2022-01-28 - 公布日： 2023-10-24 - 主分类号： H01L29/10 文献下载
摘要：本公开涉及一种场效应晶体管(FET)结构。FET结构具有基板、有源区域、在有源区域的沟道以上设置的介电层和在介电层以上设置的栅极。有源区域包括源极、漏极以及设置在源极和漏极之间的沟道。有源区域由隔离沟道围绕，使得沟道的宽度边缘直接与隔离沟道相邻。电流路径通过沟道在源极和漏极之间流动。FET被配置为使得与穿过沟道中心的主电流路径相比，在沟道边缘附近运行的电流路径被减少或较弱。沟道、介电层或基板中的一个或多个可以被改性或适于提供减少的和主电流路径。在一个示例中，沟道的远离边缘的中心具有第一导电类型的第一掺杂浓度，并且沟道的沿着沟道边缘的侧面具有第一导电类型的第二掺杂浓度，其中第二掺杂浓度大于第一掺杂浓度。在另一个例子中，介电层在沟道的侧面以上更厚，并且在沟道中心以上更薄。在另一个例子中，基板在沟道侧面下方的区域具有比基板在沟道中心下方的区域更高的掺杂浓度。在一些示例中，FET结构在沟道和/或基板中具有不同厚度的介电层和不同掺杂浓度。
混合场效应晶体管

[发明专利]一种具有P型埋层的双沟道增强型GaN HEMT器件-CN202311063697.2在审
发明人：罗小蓉;骆成涛;杨铖;魏雨夕;赵智家;薛刚;邱金朋;沈竞宇;魏杰 -专利权人：电子科技大学;华润微电子（重庆）有限公司
申请日： 2023-08-22 - 公布日： 2023-10-20 - 主分类号： H01L29/10 文献下载
摘要：本发明属于功率半导体技术领域，涉及一种具有P型埋层的双沟道增强型GaN HEMT器件。该结构具有两层沟道2DEG，因而可显著降低器件的导通电阻，提高器件的饱和输出电流。其特征是：与源极电位短接的p‑GaN埋层对下层沟道中的2DEG有辅助耗尽作用，结合MIS栅或p‑GaN栅对栅极下方2DEG有耗尽作用，二者共同实现器件增强型；器件正向阻断时，p‑GaN埋层有利于扩展耗尽区宽度，降低了栅极边缘的电场峰值，同时p‑GaN埋层作为阻挡层减小了源、漏电极间通过缓冲层的泄漏电流，二者共同提高器件的击穿电压。
一种具有型埋层沟道增强 gan hemt 器件

[发明专利]一种多沟道集成的氧离子型晶体管及其制备方法-CN202310932582.6在审
发明人：尚大山;方仁瑞;张握瑜;王菲 -专利权人：中国科学院微电子研究所
申请日： 2023-07-27 - 公布日： 2023-10-17 - 主分类号： H01L29/10 文献下载
摘要：本申请公开一种多沟道集成的氧离子型晶体管及其制备方法，涉及半导体技术领域。所述多沟道集成的氧离子型晶体管包括：衬底、设置在所述衬底上的至少两个不同长度的沟道、设置在所述沟道两侧所述衬底上方的漏极和源极，和依次设置在所述沟道上的电解质层和栅极；其中，至少两个不同长度的所述沟道共用一个所述栅极，这样在栅极输入一个信号，可以在漏极采集多个输出电流响应作为计算资源，有利于获得更多的储池状态。
一种沟道集成离子晶体管及其制备方法

[发明专利]具有高沟道密度强短路能力的SiC功率半导体器件-CN202310883765.3在审
发明人：邱凯兵;徐勇 -专利权人：青岛中微创芯电子有限公司
申请日： 2023-07-18 - 公布日： 2023-10-10 - 主分类号： H01L29/10 文献下载
摘要：本发明涉及一种具有高沟道密度强短路能力的SiC功率半导体器件，属于功率半导体器件的技术领域。其包括对任一平面型元胞，包括位于所述有源区内的第一类导电沟道；在有源区内，还包括用于增加沟道密度的第二类导电沟道，其中，第一类导电沟道、第二类导电沟道均与SiC基板上方的正面第一电极金属欧姆接触，以利用第一类导电沟道以及第二类导电沟道同时形成功率半导体器件导通的电流通道；第二类导电沟道的饱和电流小于第一类导电沟道的饱和电流，以利用第二类导电沟道降低所在功率半导体器件在短路工况下的饱和电流。本发明具有高沟道密度以及强短路能力，降低电场集中效应，提高功率半导体器件栅极的可靠性。
具有沟道密度短路能力 sic 功率半导体器件

[发明专利]复合衬底及其制造方法、射频半导体器件及其制造方法-CN202310988760.7在审
发明人：黄安东 -专利权人：苏州华太电子技术股份有限公司
申请日： 2023-08-07 - 公布日： 2023-10-10 - 主分类号： H01L29/10 文献下载
摘要：本申请公开了一种复合衬底及其制造方法、射频半导体器件及其制造方法，涉及半导体器件技术领域。复合衬底可包括蓝宝石层；设置在蓝宝石层一侧的初始吸热层，初始吸热层用于在激光照射下，吸收激光并发生分解反应；设置在初始吸热层远离蓝宝石层一侧的外延晶格匹配层，外延晶格匹配层用于生长外延材料。根据本申请实施例，有利于减少射频半导体器件中衬底的厚度，进而有利于改善射频半导体器件的热阻特性。
复合衬底及其制造方法射频半导体器件

[发明专利]集成肖特基二极管的SiC功率半导体器件-CN202310883401.5在审
发明人：邱凯兵;徐勇 -专利权人：青岛中微创芯电子有限公司
申请日： 2023-07-18 - 公布日： 2023-10-03 - 主分类号： H01L29/10 文献下载
摘要：本发明涉及一种集成肖特基二极管的SiC功率半导体器件，属于功率半导体器件的技术领域。其中，第一类导电沟道、第二类导电沟道均与SiC基板上方的正面第一电极金属欧姆接触，以利用第一类导电沟道以及第二类导电沟道同时形成功率半导体器件的电流通道；所述正面第一电极金属还与有源区对应的SiC基板肖特基接触，以形成若干用于肖特基二极管集成的肖特基接触区，所述肖特基接触区位于第二类导电沟道内，且所述肖特基接触区由所述第二类导电沟道内的第二类导电沟道第二导电类型掺杂区环绕包围。本发明可有效实现肖特基二极管的集成，并形成良好的电场保护，降低反向漏电，利用集成的肖特基二极管续流时，开启电压低且续流损耗低。
集成肖特基二极管 sic 功率半导体器件

[发明专利]一种沟道的刻蚀方法-CN202310789675.8在审
发明人：孙新;苏京北;刘桃;汪大伟;徐磊;徐敏;朱健;谢琦 -专利权人：复旦大学;华为技术有限公司
申请日： 2023-06-29 - 公布日： 2023-09-29 - 主分类号： H01L29/10 文献下载
摘要：本发明提供了一种沟道的刻蚀方法，包括：提供一待刻蚀对象，包括若干鳍结构，每个鳍结构均包括交叠的牺牲层与沟道层，若干鳍结构沿沟道方向的宽度存在不同；对待刻蚀对象进行一次刻蚀后，循环进行表面处理吹扫处理以及二次刻蚀，直至刻蚀掉所有的鳍结构的牺牲层；所述吹扫处理用于除去第一物质与第二物质；所述第一物质表征了进行表面处理时引入的物质；所述第二物质表征了进行表面处理时产生的物质；该技术方案，在实现SiGe相对于Si高选择比刻蚀的同时，还解决了表面处理过程导致的牺牲层相对于介质材料(比如SiN等)的选择比较低，进而减小后续刻蚀工艺对于介质材料(如SiN等)的损伤的问题。
一种沟道刻蚀方法

[发明专利]半导体结构及其制备方法-CN202310781326.1在审
发明人：李泽伦 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-28 - 公布日： 2023-09-29 - 主分类号： H01L29/10 文献下载
摘要：本公开实施例提供一种半导体结构及其制备方法，其中，半导体结构包括：衬底；位于衬底中、且沿第一方向依次排布的两个晶体管；其中，一个晶体管的栅极与另一个晶体管的漏极连接，且一个晶体管的沟道呈U型，另一个晶体管的沟道沿第二方向延伸。第一方向与第二方向相交，且第二方向为衬底的厚度方向。
半导体结构及其制备方法

[发明专利]半导体器件以及半导体存储器件-CN202211062267.4在审
发明人：佐久间惠子;盐川太郎;佐久间究 -专利权人：铠侠股份有限公司
申请日： 2022-08-31 - 公布日： 2023-09-29 - 主分类号： H01L29/10 文献下载
摘要：实施方式提供晶体管特性优异的半导体器件以及半导体存储器件。实施方式的半导体器件具备：第1电极；第2电极；第1氧化物半导体层，其设置在第1电极与第2电极之间；栅电极，其与第1氧化物半导体层相对向；第2氧化物半导体层，其设置在栅电极与第1氧化物半导体层之间，与第1电极相分离；以及栅极绝缘层，其设置在栅电极与第2氧化物半导体层之间。
半导体器件以及半导体存储器件

[发明专利]非均匀掺杂场效应晶体管器件-CN202210887594.7在审
发明人：王明湘;郭烨烨;张冬利;王槐生 -专利权人：苏州大学
申请日： 2022-07-26 - 公布日： 2023-09-29 - 主分类号： H01L29/10 文献下载
摘要：本申请公开了一种非均匀掺杂场效应晶体管器件，用于解决现有技术场效应晶体管短沟道效应的问题，该场效应晶体管器件设置为当器件开启时，沟道区域内形成有有效沟道、以及至少在沟道区域的厚度方向上远离有效沟道的等效源区和/或等效漏区，场效应晶体管器件通过有效沟道、等效源区以及等效漏区连通源极区域和漏极区域以贡献工作电流；其中，在沟道区域靠近有效沟道的方向上：第一区域中至少部分的掺杂浓度逐渐降低；和/或，第二区域中至少部分的掺杂浓度逐渐升高；和/或，第三区域中至少部分的掺杂浓度逐渐降低；和/或，在源极区域指向漏极区域的方向上：第三区域中至少部分的掺杂浓度逐渐降低。
均匀掺杂场效应晶体管器件

[发明专利]场效应晶体管器件-CN202210886067.4在审
发明人：王明湘;郭烨烨;陈乐凯;张冬利;王槐生 -专利权人：苏州大学
申请日： 2022-07-26 - 公布日： 2023-09-29 - 主分类号： H01L29/10 文献下载
摘要：本申请公开了一种场效应晶体管器件，用于解决现有技术场效应晶体管短沟道效应的问题，该场效应晶体管器件包括有源层，该有源层包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区域；当器件开启时，沟道区域内形成有有效沟道以及至少在沟道区域的厚度方向上远离有效沟道的等效源区和等效漏区，该场效应晶体管器件通过有效沟道、以及等效源区和等效漏区连通源极区域和漏极区域以贡献工作电流，其中，等效源区的长度大于等效漏区的长度。
场效应晶体管器件

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