[发明专利]光掩模及使用该光掩模制造半导体器件的方法

说明书

技术领域

本发明整体上涉及光掩模及使用该光掩模制造半导体器件的方 法。更具体地说，本发明涉及利用非对称照明器的半导体制造技术， 该半导体制造技术可防止在光刻工序中在两个图案的连接部分处出 现颈缩现象。

背景技术

半导体器件及集成电路的集成度变得越来越高。结果，正在进 行研究以改进这些器件及电路的特性，并确保所期望的工序裕量。在 半导体存储器件中，随着这种器件的存储容量增加，器件中的图案的 临界尺寸减小。结果，用于在晶片上形成图案的光刻工序在微光刻工 序中是重要的。

随着半导体器件的图案尺寸变小以及半导体器件的新结构的开 发，分辨率增强技术已广泛地用于光刻中。在一种分辨率增强技术中， 在光刻工序中使用非对称照明器(例如，偶极照明器)。当引入偶极 照明器时，可将线和间距形成为更精细。图1为示出普通偶极照明器 的平面图。一般而言，偶极照明器包括圆形的光保护区域1以及在X 或Y方向上面向彼此的一对泛光灯单元2。由于偶极照明器为方向性 的，因此通过使用偶极照明器执行曝光工序而获得的图案具有朝着一 个方向增加但朝着另一方向减小的分辨率。换句话说，当泛光灯单元 2沿Y方向设置时(如图1的偶极照明器所示)，X方向的图案具有 增加的分辨率，而Y方向的图案具有减小的分辨率。

图2为示出传统光掩模的示意图。如图2所示，在光掩模中， 线型图案11连接至岛型图案13的一侧。岛型图案13的临界尺寸 (CD)为线型图案11的临界尺寸的三倍。举例而言，在岛型图案 13为形成于周边电路单元中的接触垫时，线型图案11为连接至单位 单元的导线(即，字线、位线或金属线)。

图3为示出利用图2的光掩模借助于光刻在半导体基板上形成 的图案的平面图。如图3所示，在图2的线型图案11连接至岛型图 案13的部分处出现颈缩现象a(显示在虚线圆限定的区域内)。

图4至图6示出图2的光掩模及其模拟结果。参照图4及图5， 多个线型图案21及多个岛型图案23形成于光掩模的基板上。线型图 案21连接至岛型图案23。

一般而言，岛型图案23为接触垫，线型图案21为导线。接触 垫的CD为导线的CD的三倍。线型图案21及岛型图案23可共同形 成测试图案。为了防止颈缩现象(如图3所示)，在线型图案21与 岛型图案23的连接部分处(如图4中的虚线圆限定的区域“b”内所 示)执行光学邻近修(OPC)。图5为图4的区域“c”(由虚线 正方形限定)的放大图。如图5中的区域“c”所示，虚线25表示在 OPC之前的图案布局。

使用图4的布局来形成光掩模的方法包括：在石英基板上形成 遮蔽膜；用电子束光阻膜覆盖该遮蔽膜；用根据图4的布局程序化的 电子枪将该光阻膜曝光且显影，以形成光阻图案；以及利用该光阻图 案作为掩模来蚀刻该遮蔽膜，并移除该光阻图案以获得光掩模。

对所有必需的部件以及线型图案21与岛型图案23的连接部分 执行OPC。

图6为示出用图4的光掩模借助于光刻在半导体基板上形成的 图案的平面图。如图6所示，在线型图案与岛型图案连接的部分处出 现颈缩现象。

图7为示出因为图2至图6所示因素以外的其它因素而导致的 聚焦深度(DOF)改变的示意图。如图7所示，连续光刻会加热透镜， 从而不良地改变透镜折射且不良地改变透镜的最佳焦点。结果，DOF 改变。在图7中，左边的图示出在加热透镜前的最佳焦点，右边的图 示出在加热透镜后的最佳焦点。如图所示，最佳焦点已发生偏移。该 偏移引起短路，这种短路由于图8的颈缩现象及相邻图案之间的桥接 而产生。最佳焦点的改变可引起图2至图6中所示的问题。

传统光掩模及使用传统光掩模制造半导体器件的传统方法，在 具有相差三倍或以上的不同CD的两个图案之间引起颈缩现象，并且 引起这两个图案的短路及其它相邻图案之间的桥接，从而使半导体器 件的生产率及良率降低。

发明内容

本文公开了如下光掩模的各种实施例，所述光掩模防止在具有 不同CD(例如，相差约三倍或以上)的图案之间的连接部分处出现 颈缩现象。本文还公开了使用所述光掩模制造半导体器件的各种方 法。