“超浅结”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果322175个，建议您升级VIP下载更多相关专利

[发明专利]超结器件及其制造方法-CN201610530426.7有效
发明人：肖胜安;曾大杰;李东升 -专利权人：深圳尚阳通科技有限公司
申请日： 2016-07-07 - 公布日： 2021-11-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种超结器件，电荷流动区中形成有超结结构，超结器件包括第一原胞，第一原胞的步进大于超结单元的步进，通过较小的超结单元的步进使超结器件的耐压能力增加以及导通电阻降低，通过较大的第一原胞的步进使第一原胞的平面栅覆盖的超结结构的面积增加并从而提高超结器件的输入电容本发明还公开了一种超结器件的制造方法。本发明能够提高超结器件的击穿电压和降低导通电阻，能在很低Vds下获得更高的Crss且在较大的Vds范围内能使得Crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲
器件及其制造方法

[实用新型]一种双芯超结MOS器件-CN202222485722.3有效
发明人：周文定;苏建中;辜睿智 -专利权人：成都赛力康电气有限公司
申请日： 2022-09-19 - 公布日： 2022-12-13 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种双芯超结MOS器件，涉及半导体器件技术领域。其包括封装在塑料壳体内的双芯MOS结构，双芯MOS结构包括均与散热底板连接的第一超结MOS芯片和第二超结MOS芯片；且第一超结MOS芯片和第二超结MOS芯片并排设置在散热底板的表面上；散热底板与D极引脚连接；第一超结MOS芯片和第二超结MOS芯片通过引脚线组分别与G极引脚、K极引脚和S极引脚连接；且S极引脚靠近散热底板的一端设置有与引脚线组连接的引脚打线区。本实用新型结构简单，通过设置两个超结MOS芯片，以及引脚打线区的设置使得能够连接更多功率引脚线，从而能够有效增加本MOS器件通过电流的能力，实现大电压、大电流的使用需求。大大降低了MOS器件的成本。
一种双芯超结 mos 器件

[发明专利]评估超结电荷平衡的介质超结MIS结构及测试方法-CN202211049852.0在审
发明人：李轩;王常旺;赵汉青;李凌峰;邓小川;张波 -专利权人：电子科技大学
申请日： 2022-08-30 - 公布日： 2022-11-11 - 主分类号： H01L21/66 文献下载
摘要：本发明公开了一种评估超结电荷平衡的介质超结MIS结构及测试方法，包括衬底背面铝薄膜、硅N+型衬底、超结N区、超结P区、绝缘层介质、氧化硅薄膜、金属薄膜，包括步骤：(1)在N+硅衬底片上制备介质超结结构，然后在超结结构表面生长氧化硅薄膜，接着在氧化硅薄膜表面与N+衬底背面溅射一层金属薄膜，进而制备得到用于电学测试的介质超结MIS结构器件；(2)在高频条件下测试介质超结MIS结构的正偏压与负偏压C‑V特性曲线；(3)根据测试的C‑V特性曲线，通过比较正偏电容值与负偏电容值的大小，对超结结构是否保持电荷平衡进行判定。本发明可判断超结结构的电荷平衡情况与N/P区具体的非平衡度，该判断方法简单且有效。
评估电荷平衡介质 mis 结构测试方法

[发明专利]一种瞬态抑制二极管芯片及其制造方法-CN201410353911.2在审
发明人：张超;黎重林;王成森;王志超 -专利权人：江苏捷捷微电子股份有限公司
申请日： 2014-07-24 - 公布日： 2014-10-08 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种瞬态抑制二极管芯片，包含：P型衬底硅片；设置在P型衬底上侧的N^-型反型层；设置在N^-型反型层上侧的N⁺型浅结区；设置在N⁺型浅结区四周的N型深环区，所述N型深环区的顶部与所述N⁺型浅结区的顶部齐平；氧化层，所述氧化层设置在N^-型反型层上方并覆盖部分N型深环区；设置在N⁺型浅结区上侧的第一金属化电极，其宽度范围延伸至氧化层；设置在P型衬底下侧的P⁺补硼区；设置在P⁺补硼区下侧的第二金属化电极；
一种瞬态抑制二极管芯片及其制造方法

[发明专利]高频晶体管的制造方法-CN201010217830.1无效
发明人：叶丹阳 -专利权人：上海镭芯微电子有限公司
申请日： 2010-07-02 - 公布日： 2012-01-11 - 主分类号： H01L21/331 文献下载
摘要：本发明涉及一种高频晶体管的制造方法，是通过以下步骤实现的：步骤1、在淀积多晶硅之前，先进行一次砷注入，形成超浅结发射区；步骤2、在已形成的发射区基础上，淀积多晶硅，进行第二次砷注入，形成多晶扩展发射区；本发明的有益效果是：降低了注入工艺难度，并且采用低能量AS注入在硅中形成的发射结具有更好的均匀性，同时也减少了硅表面的损伤，改进了高频晶体管的性能。
高频晶体管制造方法

[发明专利]高压碳化硅功率器件终端及其制造方法-CN202310047582.8有效
发明人：李伟聪;陈钱;姜春亮;雷秀芳 -专利权人：深圳市威兆半导体股份有限公司
申请日： 2023-01-31 - 公布日： 2023-05-09 - 主分类号： H01L29/06 文献下载
摘要：本申请涉及半导体技术领域，公开了一种高压碳化硅功率器件终端及其制造方法，包括N型衬底，N型衬底的顶层设有N型漂移区，N型漂移区的顶层设有深沟槽组和浅沟槽组，在N型漂移区内且位于深沟槽组和浅沟槽组的底部，分别设有第一P型埋层和第二P型埋层，P型结终端扩展区设于N型漂移区顶层且位于深沟槽组和浅沟槽组两侧，N型漂移区的顶层设有与P型结终端扩展区连接的P型基区，P型基区上连接有阳极金属，在N型漂移区上设有覆盖P型结终端扩展区、深沟槽组和浅沟槽组的氧化介质层，氧化介质层延展至P型基区并与阳极金属接触。
高压碳化硅功率器件终端及其制造方法

[发明专利]MOS晶体管及其制作方法-CN201010508935.2有效
发明人：赵猛 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-10-13 - 公布日： 2012-05-09 - 主分类号： H01L21/336 文献下载
摘要：本发明的方法制作更适合超浅结制作工艺，减小了MOS晶体管的结电容和结漏电流，提高了晶体管应用与系统时系统的响应速度，降低了系统的功耗。
mos 晶体管及其制作方法

[发明专利]一种半导体器件及其形成方法-CN200910243970.3有效
发明人：尹海洲;朱慧珑;骆志炯 -专利权人：中国科学院微电子研究所
申请日： 2009-12-28 - 公布日： 2010-09-22 - 主分类号： H01L21/8234 文献下载
摘要：克服了现有技术中源/漏扩展区浅结串联电阻大的问题。该方法通过分别在NMOS、PMOS器件的源/漏极扩展区上面形成功函数调谐层，提高源/漏极扩展区载流子浓度，从而有效降低了源/漏极扩展区浅结的横向电阻，提高了器件的性能。
一种半导体器件及其形成方法

[发明专利]使超研磨颗粒于金属基质中的保持率最大化的方法-CN200580047712.8无效
发明人：宋健民 -专利权人：宋健民
申请日： 2005-12-07 - 公布日： 2008-02-27 - 主分类号： B24D3/00 文献下载
摘要：本发明揭示使超研磨颗粒于金属基质中的保持率最大化的方法。超研磨颗粒(10)可化学键结于金属基质(15)以化学键结达到将该等超研磨颗粒(10)固持于该金属基质(15)中，而不使该等超研磨颗粒(10)实质上遭到破坏的程度。且可藉由保护该超研磨颗粒(10)，使超研磨颗粒在化学键结的过程中不会过度键结，以避免超级磨料颗粒(10)实质上遭到破坏。
研磨颗粒金属基质中的保持最大化方法

[发明专利]一种抗单粒子瞬态的异质结双极晶体管及制造方法-CN202310263036.8在审
发明人：易孝辉;张培健;陈仙;洪敏;魏佳男;唐新悦;罗婷;张静 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2023-03-17 - 公布日： 2023-08-08 - 主分类号： H01L29/737 文献下载
摘要：本发明提供一种抗单粒子瞬态的异质结双极晶体管及制造方法，包括：提供衬底，在衬底中形成深N阱，在深N阱中形成深P阱；在深N阱与深P阱的侧面，形成第一浅槽隔离结构，在深P阱内部，形成第二浅槽隔离结构；在深P阱内部形成被第二浅槽隔离结构包围隔离的区域内形成集电区；在集电区上形成异质结双极晶体管。本发明所设计的衬底包括深N阱和深P阱，在该衬底上制造的异质结双极晶体管，当发生单粒子瞬态时，可减少集电区收集的电荷，并将集电区瞬态电流降低，提高集电区瞬态电流快速掉电的效率，降低抗单子瞬态的生产成本。
一种粒子瞬态异质结双极晶体管制造方法

[发明专利]制造具有浅结的集成电路的方法-CN02102379.4无效
发明人：李诚宰;赵元珠;朴京完 -专利权人：韩国电子通信研究院
申请日： 2002-01-24 - 公布日： 2003-05-07 - 主分类号： H01L21/82 文献下载
摘要：本发明公开了一种制造具有浅结的集成电路的方法。包含杂质的SOG层形成在半导体衬底上。杂质离子通过等离子体离子注入法额外地注入到SOG层内，以增加SOG层内的杂质浓度。通过固相扩散法，包含在具有增加的杂质浓度的SOG层内的杂质离子被快速热处理并扩散至半导体衬底内，以形成浅结。结果，杂质浓度通过等离子体离子注入法得以精确控制，且杂质离子不直接注入到半导体衬底内。此外，如果在形成栅电极后，采用制造具有浅结的集成电路的方法，可以通过自对准方法形成LDD区和高度掺杂的源极/漏极区。
制造具有集成电路方法

[发明专利]集成栅漏电容的超结器件及制造方法-CN202211124223.X有效
发明人：赵东艳;肖超;陈燕宁;邵瑾;董广智;付振;刘芳;张泉;尹强;田俊 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司
申请日： 2022-09-15 - 公布日： 2023-01-24 - 主分类号： H01L27/06 文献下载
摘要：本申请涉及半导体领域，提供一种集成栅漏电容的超结器件及制造方法。所述超结器件包括：有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容本申请在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件
集成漏电器件制造方法

[发明专利]半导体超结器件的制造方法-CN202011125896.8有效
发明人：刘伟;袁愿林;王睿;刘磊 -专利权人：苏州东微半导体股份有限公司
申请日： 2020-10-20 - 公布日： 2022-02-18 - 主分类号： H01L29/06 文献下载
摘要：本发明属于半导体超结器件技术领域，具体公开了一种半导体超结器件的制造方法，包括：以第一绝缘层和第二绝缘层为掩膜自对准的刻蚀n型衬底，在n型衬底内形成第二沟槽，在第二沟槽内形成栅极结构。本发明的半导体超结器件的制造方法，形成栅极和p型柱只需要进行一次光刻工艺，可以极大的降低半导体超结器件的制造成本，并降低半导体超结器件的制造风险。
半导体器件制造方法

[发明专利]一种耐压器件及其制作方法-CN202310376241.5在审
发明人：李大龙;吕方栋;蔡威岳 -专利权人：通威微电子有限公司
申请日： 2023-04-11 - 公布日： 2023-05-12 - 主分类号： H01L29/06 文献下载
摘要：该耐压器件包括第一类型衬底；位于衬底正面的第一类型外延层；位于衬底背面的第一金属层；位于外延层表层的第二类型主结区；位于外延层表层且与第二类型主结区接触的第二类型结终端拓展区；位于结终端拓展区外且远离主结区和/或位于结终端拓展区内的辅助环；位于外延层内且靠近辅助环的浅环区；位于主结区表面的第二金属层以及位于结终端拓展区表面的钝化保护层；其中，浅环区用于使结终端拓展区界面呈电中性。
一种耐压器件及其制作方法

[发明专利]一种新型异质结电池及其制备方法-CN202010373591.2在审
发明人：王继磊;张娟;贾慧君 -专利权人：晋能光伏技术有限责任公司
申请日： 2020-05-06 - 公布日： 2020-07-28 - 主分类号： H01L31/074 文献下载
摘要：本发明公开了一种新型异质结电池，包括：硅层衬底、第一本征非晶硅层、第二本征非晶硅层，依次设置在所述第一本征非晶硅层正面的第一掺杂层、第一TCO层和第一金属栅线；所述第一掺杂层包括重掺层和浅掺层，所述重掺层与所述浅掺层交替设置于所述第一本征非晶硅层的正面；所述重掺层为重掺n型非晶硅层，所述浅掺层包括浅掺n型非晶硅层和设置于所述浅掺n型非晶硅层的第一氮化硅层；以及依次设置在所述第二本征非晶硅层背面的第二掺杂层、第二TCO层和第二金属栅线；所述第二掺杂层为掺杂因此采用本发明结构制备的异质结结构电池，不仅可以提高异质结电池性能，还能大幅度降低异质结电池的制造成本。
一种新型异质结电池及其制备方法

首页
«上一页
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
下一页»
尾页
共 100000 条