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[发明专利]一种面向多值忆阻器阵列的写-校验电路及方法-CN202311141769.0在审
发明人：杨玉超;张权;闫龙皞;黄如;贺晓东;卜伟海 -专利权人：北京大学;北方集成电路技术创新中心（北京）有限公司
申请日： 2023-09-06 - 公布日： 2023-10-27 - 主分类号： G11C13/00 文献下载
摘要：本发明提供了一种面向多值忆阻器阵列的写‑校验电路及方法，属于微电子技术领域；本发明电路包括控制状态机、高电压通路和读出电路，通过写‑校验电路中控制状态机控制高电压通路和读出电路，实现对多值忆阻器阵列的写‑校验，写‑校验电路的读出电路中钳位放大器、钳位三极管和读出电阻组成的钳位电路使得可以读出具有更大开关比的器件的电导值，实现多值器件的精确读出；同时写‑校验方法中等待功能的引入，减少脉冲施加次数，降低弛豫时间对编程精度的影响，可以用更高的精度实现器件的编程。
一种面向多值忆阻器阵列校验电路方法

[实用新型]一种母线桥测量工装-CN202320891527.2有效
发明人：黄如;严健;邓桂松;厉彦初;谢建军 -专利权人：湖南长高森源电力设备有限公司
申请日： 2023-04-19 - 公布日： 2023-10-27 - 主分类号： G01B5/24 文献下载
摘要：本实用新型公开了一种母线桥测量工装，涉及电力设施安装测量领域，该测量工装旨在解决母线桥悬吊在空中难以控制安装的角度和平直度误差，安装质量差，不利于于线缆的布设和驳接的技术问题，该测量工装包括平衡台、设置于平衡台上方的支架杆，设平衡台上端设置有环形角度测量标识，平衡台左右两端设置有收叠腔，收叠腔内侧活动连接有平衡翼板，平衡翼板上端设置有距离测量标识，平衡台上端中间安装有轴承支座，支架杆下端活动连接有套筒件，支架杆上端设置有托台，该测量工装采用与地面平行的平衡台和其上部设置的环形角度测量标识，可以保证母线桥与地面保持水平，并且通过水平转动的方式方便测量和调校母线桥的安装角度，使用灵活。
一种母线测量工装

[发明专利]互补式存储电路及存储器-CN202310736107.1在审
发明人：王宗巍;杨宇航;蔡一茂;黄如 -专利权人：北京大学
申请日： 2023-06-20 - 公布日： 2023-10-24 - 主分类号： G11C16/04 文献下载
摘要：本发明提供一种互补式存储电路及存储器，其中的互补式存储电路包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
互补存储电路存储器

[发明专利]一种基于离子栅MoS2-CN202111088535.5有效
发明人：杨玉超;刘昌;袁锐;黄如 -专利权人：北京大学
申请日： 2021-09-16 - 公布日： 2023-10-24 - 主分类号： H01L29/772 文献下载
摘要：本发明公开了一种基于离子栅MoS2晶体管的不平衡三值逻辑门的实现方法，利用正脉冲引起的离子栅MoS2晶体管的源漏电流值差异区分不同逻辑信号组合，实现了不平衡三值逻辑门。对于单个栅门调控，向栅极施加三个不同幅度的电压，可以测量出三个不同大小的源漏电流值，然后通过与参考电流值比较，实现了标准三值反相器、正三值反相器和负三值反相器。对于栅门和漏门组合调控，向栅极和漏极分别施加三个不同幅度的电压组合，可以测量出九个不同幅度的源漏电流值，然后通过与参考电流值比较，实现了三值与门、三值与非门、三值或门、三值或非门、三值异或门和三值异或非门逻辑。本发明为建立三值逻辑电路提供了新的见解，并有助于开发三值系统结构。
一种基于离子 mos base sub

[发明专利]一种基于半导体存储器件2T0C的非运放钳位存内计算电路-CN202310865318.5在审
发明人：王宗巍;杨韵帆;蔡一茂;李劲杉;黄如 -专利权人：北京大学
申请日： 2023-07-14 - 公布日： 2023-10-20 - 主分类号： G11C7/10 文献下载
摘要：本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路，属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域，包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路，具有写入、读取、刷新和计算功能，计算时先对2T0C阵列读位线电容预充电压，再由输入驱动电路和输出电路配合，使输入与权值均为“1”的存储单元上有电流流过，该电流对读位线电容放电产生压降，该压降正比于同一列上权值与输入均为“1”的单元的个数之和，实现输出向量等于输入向量与权值矩阵相乘的计算，相比运放钳位读位线电压的设计，本设计全程无直流通路，且无运放功耗，可以得到更高计算能效。
一种基于半导体存储器件 t0c 非运放钳位存内计算电路

[发明专利]一种基于解析模型的晶体管老化应力计算方法-CN202310843291.X在审
发明人：王润声;张作栋;林亦波;黄如 -专利权人：无锡北京大学电子设计自动化研究院
申请日： 2023-07-11 - 公布日： 2023-10-13 - 主分类号： G06F30/367 文献下载
摘要：本发明公开了一种基于解析模型的晶体管老化应力计算方法，是一种解析式自动生成方法，适用于老化机制为偏压温度不稳定性(bias temperature instability，BTI)和热载流子退化(hot carrier degradation，HCD)的晶体管，本发明的解析模型根据门级仿真得到的统计性动态信息如占空比(duty factor，DF)和翻转率(toggle rate，TR)计算内部晶体管的应力，所使用的解析式通过晶体管级的逻辑仿真自动化生成，且支持不同种老化机制的应力分析。
一种基于解析模型晶体管老化应力计算方法

[发明专利]环沟道型晶体管及其制备方法-CN202310586741.1在审
发明人：王宗巍;孙经纬;蔡一茂;鲍盛誉;黄如 -专利权人：北京大学
申请日： 2023-05-23 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种环沟道型晶体管及其制备方法，其中的环沟道型晶体管包括沿垂直方向呈圆柱形排列的晶体管单元；其中，所述晶体管单元由内向外依次包括晶体管栅极、环绕所述晶体管栅极设置的栅介质和环绕所述栅介质设置的环形沟道；所述晶体管单元的源极和漏极通过在垂直方向上层叠设置在所述环形沟道外的金属连线引出。本发明能够用于操作三维堆叠的不同行的新型存储器，使得三维堆叠新型存储器成为可能，大幅提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
沟道晶体管及其制备方法

[发明专利]一种低资源消耗的面向忆阻器耐久性的磨损均衡方法-CN202311036241.7有效
发明人：杨玉超;张权;闫龙皞;黄如;贺晓东;卜伟海 -专利权人：北京大学;北方集成电路技术创新中心（北京）有限公司
申请日： 2023-08-17 - 公布日： 2023-10-13 - 主分类号： G06F3/06 文献下载
摘要：本发明提供了一种低资源消耗的面向忆阻器耐久性的磨损均衡方法，属于集成电路技术领域。本发明是将被频繁写入数据的存储空间块与未被频繁写入数据的存储空间块进行数据交换，使数据写入在整个存储空间上尽可能均匀，有助于缓解频繁读写带来的器件损坏的问题，提高RRAM阵列寿命。同时，该发明在不改变存储器整体架构的情况下，尽可能少的花费额外存储资源和算力，保证较低的面积与能量开销，具有广阔的应用前景。
一种资源消耗面向忆阻器耐久性磨损均衡方法

[发明专利]密排式1T1R阵列架构及其数据处理方法-CN202310584808.8在审
发明人：王宗巍;孙经纬;蔡一茂;黄如 -专利权人：北京大学
申请日： 2023-05-23 - 公布日： 2023-10-10 - 主分类号： G11C13/00 文献下载
摘要：本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
密排式 t1r 阵列架构及其数据处理方法

[实用新型]出风组件、热交换装置及热泵热水设备-CN202320991808.5有效
发明人：卢宇聪;黄如 -专利权人：广东万和电气有限公司
申请日： 2023-04-27 - 公布日： 2023-10-10 - 主分类号： F24H4/02 文献下载
摘要：本申请涉及一种出风组件、热交换装置及热泵热水设备，包括：罩体，罩体上设有安装槽，安装槽内设有贯穿罩体的排风口；以及风机，风机包括出风端，出风端上开设有出风口；其中，罩体通过安装槽与出风口卡接设置以卡接在风机上，出风口的周向向外设有凸起的边沿，安装槽与边沿配合，使得边沿卡接在安装槽内，安装槽罩设在出风端上，使得排风口与出风口连通。通过罩体与风机卡接，使得排风口与出风口相连通，提高密封性的同时还能够减少额外的连接件，简化了装配步骤，缩短了装配时间，以提高效率。
组件热交换装置热水设备

[发明专利]一种自动装袋装置-CN202310928024.2在审
发明人：黄如;邹颖 -专利权人：桂林航天工业学院
申请日： 2023-07-27 - 公布日： 2023-09-22 - 主分类号： B65B1/28 文献下载
摘要：本发明公开了一种自动装袋装置，其特征在于，包括：铁架台，为两个，呈相互对称设置，且两个所述铁架台的上端部通过矩形管固定为一体；输入漏斗，可拆卸地安装在两个所述铁架台的上端部；控流组件，设置在所述输入漏斗下方；四足导向架，设置在两个所述铁架台之间，且，所述四足导向架顶端通过导向圈连接成一体，其底端固定有配重块，用于为所述四足导向架提供高稳定性；轨道车，沿X方向可移动设置，且，所述轨道车位于两个所述铁架台之间；以及协同组件，设置在所述轨道车上端面。
一种自动装袋装置

[发明专利]一种基于事件传播的动态时序分析方法-CN202110993095.1有效
发明人：林亦波;张作栋;郭资政;王润声;黄如 -专利权人：北京大学
申请日： 2021-08-27 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
一种基于事件传播动态时序分析方法

[发明专利]一种基于1T1R阵列寄生电容的编程方法-CN202310930704.8在审
发明人：王宗巍;郑子豪;蔡一茂;黄如 -专利权人：北方集成电路技术创新中心（北京）有限公司;北京大学
申请日： 2023-07-27 - 公布日： 2023-09-19 - 主分类号： G11C16/10 文献下载
摘要：本发明提供了一种基于1T1R阵列寄生电容的编程方法，属于半导体集成电路的存储器技术领域。本发明通过在阵列的每条源线(SL)和位线(BL)末端都连接了一个开关管，提出两种工作模式：写入数据“1”时对寄生电容进行充电，写入数据“0”时寄生电容放电。采用本发明能够防止写入过程中阵列单元过编程的问题。且针对不同的工艺和器件对应的写入高电平不同，通过连接开关管的方式，实现了线路的寄生电容可调，能够适用于不同的工艺水准和器件标准。
一种基于 t1r 阵列寄生电容编程方法

[发明专利]存内矩阵向量乘加运算系统及其运算方法-CN202310477982.2在审
发明人：王宗巍;秦雅博;蔡一茂;黄如 -专利权人：北京大学
申请日： 2023-04-28 - 公布日： 2023-09-08 - 主分类号： G06F7/544 文献下载
摘要：本发明提供一种存内矩阵向量乘加运算系统及其运算方法，其中的运算系统包括半导体器件阵列、输入脉冲产生单元以及输出提取单元；半导体器件阵列中的各列半导体器件的阻变模式由预设权重值确定；输入脉冲产生单元用于根据预设输入向量中的各输入值产生不同幅值或脉宽的输入脉冲，并将各输入脉冲依次并行写入半导体器件阵列中的对应列的半导体器件中；输出提取单元用于依次提取半导体器件阵列的各列的输出比特流加和，以得到输出向量的各输出值。本发明能够解决随机计算中传统的乘加计算单元运算速度慢，而使用共享FSM和计数器实现并行MAC硬件又存在硬件开销大，导致电路功耗、延迟增大的问题。
矩阵向量运算系统及其方法

[发明专利]基于局部单晶相的降低初始化电压的阻变存储器及其制备-CN202310687808.0有效
发明人：杨玉超;杨振;张腾;黄如 -专利权人：北京大学
申请日： 2023-06-12 - 公布日： 2023-09-08 - 主分类号： H10B63/00 文献下载
摘要：本发明公开了一种基于局部单晶相的降低初始化电压的阻变存储器及其制备方法。所述阻变存储器包括依次层叠的底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层，在阻变介质层中引入局部单晶相，通过局部单晶相促进导电细丝的生长，显著降低器件的初始化操作电压，同时通过局部单晶相可以限制初始化中导电细丝生成和断裂的位置，降低后续操作的随机性。该阻变存储器的制备方法与传统CMOS工艺相兼容，可以直接用在后端集成工艺中，进行大规模生产；而且，通过降低器件的初始化电压，可以帮助器件与更加先进制程的CMOS进行集成，进一步降低存储单元的密度。
基于局部单晶相降低初始化电压存储器及其制备

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