[发明专利]包括鳍型场效应晶体管的半导体器件在审

申请号：	201910145007.5	申请日：	2019-02-27
公开（公告）号：	CN110620110A	公开（公告）日：	2019-12-27
发明（设计）人：	卢昶佑;宋昇珉;裵金钟;裵东一	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/088	分类号：	H01L27/088;H01L21/8234
代理公司：	11105 北京市柳沈律师事务所	代理人：	张波
地址：	韩国***	国省代码：	韩国;KR
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摘要：	一种包括鳍型场效应晶体管(fin‑FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。
搜索关键词：	源极/漏极区栅极结构隔离层侧壁绝缘层蚀刻停止层第一层鳍型场效应晶体管半导体器件接触插塞上表面衬底穿过生长
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【主权项】：

1.一种半导体器件，包括：/n有源鳍，在衬底上沿第一方向延伸；/n隔离层，在所述有源鳍的侧面上；/n栅极结构，形成为与所述有源鳍和所述隔离层交叉并且沿垂直于所述第一方向的第二方向延伸；/n源极/漏极区，在所述栅极结构的侧壁上的所述有源鳍上；/n第一层间绝缘层，在所述隔离层上并且与所述栅极结构的所述侧壁的第一部分和所述源极/漏极区的第一表面接触地形成；/n蚀刻停止层，在所述第一层间绝缘层、所述栅极结构的所述侧壁的第二部分和所述源极/漏极区的第二表面上；以及/n接触插塞，形成为穿过所述蚀刻停止层并且接触所述源极/漏极区，/n其中所述源极/漏极区具有与所述有源鳍的上表面接触的主生长部分以及所述主生长部分的边缘彼此合并的合并生长部分。/n

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摘要：半导体装置包括基板、多个纳米线和栅极堆叠。纳米线位于基板上方。每个纳米线包括通道区域，通道区域具有顶表面和底表面以及在顶表面和底表面之间的第一侧壁，其中通道区域的第一侧壁具有(111)晶体方向。栅极堆叠位于纳米线的通道区域上方。

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摘要：提供了半导体器件。半导体器件可以包括位于基底上的第一有源图案和第二有源图案。第一有源图案和第二有源图案中的每个可以在第一方向上延伸。第一有源图案和第二有源图案可以分别沿第一方向对齐并且可以分别通过在第二方向上延伸的第一沟槽分离。第一沟槽可以限定第一有源图案的第一侧壁。半导体器件还可以包括：沟道图案，包括堆叠在第一有源图案上的第一半导体图案和第二半导体图案；虚设栅电极，位于沟道图案上并且在第二方向上延伸；以及栅极间隔件，位于虚设栅电极的一侧上，虚设栅电极的所述一侧与第一沟槽相邻。栅极间隔件可以覆盖第一有源图案的第一侧壁。

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摘要：提供了集成电路器件。所述器件可以包括衬底，所述衬底包括第一区域、第二区域以及位于所述第一区域与所述第二区域之间的边界区域。所述第一区域和所述第二区域可以在第一水平方向上彼此间隔开。所述器件还可以包括位于所述第一区域上的第一锁存器、位于所述第二区域上的第二锁存器以及在所述第一水平方向上延伸并跨过所述边界区域的导电层。所述第一锁存器可以包括第一垂直场效应晶体管(VFET)、第二VFET、第三VFET和第四VFET。所述第二锁存器可以包括第五VFET、第六VFET、第七VFET和第八VFET。所述第一VFET和所述第七VFET可以沿着所述第一水平方向布置。所述导电层的部分可以分别包括所述第一VFET的栅电极和所述第七VFET的栅电极。

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摘要：半导体器件包括：栅极，在衬底上沿第一方向延伸，所述栅极中的每个栅极包括栅极绝缘层、栅电极和第一间隔物；第一接触插塞，在所述栅极中的相邻栅极之间与衬底接触，第一接触插塞与所述栅极中的相应栅极的侧壁间隔开；第二接触插塞，与相应栅电极的上表面相接触，第二接触插塞在所述第一接触插塞之间；以及绝缘间隔物，在第二接触插塞和相邻的第一接触插塞之间的间隙中，绝缘间隔物接触第二接触插塞和相邻的第一接触插塞的侧壁，并且第二接触插塞和相邻的第一接触插塞的上表面基本上彼此共面。

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摘要：本公开涉及用于半导体器件布局的分数高度转换单元。本文公开的主题一般涉及半导体器件，并且更具体地，涉及半导体器件布局，包括诸如包含finFET型器件的单元。例如，半导体器件可以包括finFET型器件，其布置在包括分数高度单元的标准单元结构中。

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摘要：本申请涉及在源极接触沟槽中具有集成的伪肖特基二极管的功率MOSFET。本实施例提供了一种半导体器件的区域，其包括在半导体衬底中被配置为沟槽MOSFET的多个功率晶体管单元。至少一个有源功率晶体管单元还包括沟槽源极区域，其中沟槽源极接触的沟槽底表面被覆盖有绝缘层和在绝缘层顶部上的导电材料层，以用作有源功率晶体管单元中的集成的伪肖特基势垒二极管。

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申请日： 2019-07-12 - 公布日： 2020-01-21 - 主分类号： H01L27/088
摘要：提供一种半导体器件及其制造方法。所述半导体器件，包括：半导体衬底，具有凹陷顶部部分和非凹陷顶部部分；第一鳍，从非凹陷顶部部分向上突出并且具有第一厚度；第二鳍，从凹陷顶部部分向上突出并且具有大于第一厚度的第二厚度；第一栅极结构，在非凹陷顶部部分上并且从非凹陷顶部部分围绕第一鳍至第一高度；和第二栅极结构，在凹陷的顶部上并且从凹陷顶部部分围绕第二鳍至不同于第一高度的第二高度。

鳍式场效应晶体管结构及其制造方法-201610680892.3
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摘要：描述了一种鳍式场效应晶体管，包括衬底、多个绝缘物、至少一个栅极堆叠件和应变材料部分。衬底具有位于衬底上的多个鳍以及鳍包括嵌入在鳍中的停止层。多个绝缘物设置在衬底上和多个鳍之间。至少一个栅极堆叠件设置在多个鳍上方和设置在多个绝缘物上。应变材料部分设置在至少一个栅极堆叠件的相对两侧上。本发明实施例涉及鳍式场效应晶体管结构及其制造方法。

半导体器件及其形成方法-201610916999.3
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摘要：本发明的实施例提供了一种半导体器件，包括衬底和鳍。鳍形成在衬底的第一区域和第二区域上。第一区域包括第一凹槽。相对于第一区域定位第二区域。第一凹槽设置在第一区域的侧部处，并且面向第二区域。第一凹槽在第二区域的侧部上的投影区域基本平坦。本发明的实施例还提供了一种半导体器件的形成方法。

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摘要：本发明实施例提供了一种半导体结构。该半导体结构包括鳍有源区域，形成在半导体衬底上并且横跨在第一浅沟槽隔离(STI)部件的第一侧壁和第二STI部件的第二侧壁之间；第一导电类型的抗穿通(APT)部件；以及第一导电类型的沟道材料层，设置在APT部件上并且具有小于第一掺杂浓度的第二掺杂浓度。APT部件形成在鳍有源区域上、横跨在第一侧壁和第二侧壁之间并且具有第一掺杂浓度。

具有接触蚀刻停止层的源极或漏极结构-201910450918.9
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申请日： 2019-05-28 - 公布日： 2020-01-07 - 主分类号： H01L27/088
摘要：具有接触蚀刻停止层的源极或漏极结构。本公开的实施例在先进集成电路结构制造的领域中，并且特别地，描述了具有带有接触蚀刻停止层的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括包含半导体材料的鳍状物，该鳍状物具有下鳍状物部分和上鳍状物部分。栅极堆叠在鳍状物的上鳍状物部分之上，该栅极堆叠具有与第二侧相对的第一侧。第一外延源极或漏极结构嵌入在栅极堆叠的第一侧处的鳍状物中。第二外延源极或漏极结构嵌入在栅极堆叠的第二侧处的鳍状物中，第一和第二外延源极或漏极结构包括下半导体层、中间半导体层和上半导体层。

针对全环栅极晶体管器件的隔离方案-201910456790.7
发明人： R.梅汉德鲁;S.M.策亚;B.古哈;T.加尼;W.徐 -专利权人：英特尔公司
申请日： 2019-05-29 - 公布日： 2020-01-07 - 主分类号： H01L27/088
摘要：本文中提供了用于全环栅极（GAA）晶体管器件的隔离方案。本文中提供了使用牺牲源极/漏极层的包括增加的晶体管源极/漏极接触区域的集成电路结构。在一些情况下，隔离方案包括改变有源或功能性晶体管器件之间的目标沟道区域中的半导体纳米线/纳米带，以对那些有源器件进行电隔离。目标沟道区域在本文中被称为虚设沟道区域，这是由于它不会被用作有源或功能性晶体管器件的实际沟道区域。虚设沟道区域中的半导体纳米线/纳米带可以通过将它们转换为电绝缘体和/或通过添加相对于周围的源极/漏极材料在类型上相反的掺杂剂（以产生pn结）而被改变。本文中描述的隔离方案使得相邻的有源器件能够保持其沟道区域的纳米线/纳米带中的应变，从而提高器件性能。

具有子鳍掺杂剂扩散阻挡层的沟道结构-201910457456.3
发明人： C.邦伯格;A.墨菲;S.切亚;B.古哈;A.博旺德;T.加尼 -专利权人：英特尔公司
申请日： 2019-05-29 - 公布日： 2020-01-07 - 主分类号： H01L27/088
摘要：本公开的实施例处于高级集成电路结构制造的领域中，并且特别地，描述了具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构。在示例中，集成电路结构包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括被掺杂成第一导电类型的第一半导体层上的掺杂剂扩散阻挡层。上鳍部分包括第二半导体层的一部分，第二半导体层处于掺杂剂扩散阻挡层上。隔离结构沿着下鳍部分的侧壁。栅极堆叠处于上鳍部分的顶部上方并且沿着上鳍部分的侧壁，栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构处于栅极堆叠的第一侧处。

用于堆叠式晶体管集成的基座鳍结构-201910457578.2
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申请日： 2019-05-29 - 公布日： 2020-01-07 - 主分类号： H01L27/088
摘要：堆叠式晶体管结构和形成其的方法。在实施例中，堆叠式晶体管结构具有宽的中心基座区和在更宽的中心基座区的上方和/或下方的至少一个相对更窄的沟道区。上部和下部沟道区被配置有非平面架构，并且包含一个或多个半导体鳍、纳米线和/或纳米带。顶部和底部沟道区可关于形状和/或半导体材料相同或不同地被配置。在一些情况下，顶部和/或底部沟道区结构之一或二者的最外部侧壁是与更宽的中心基座区的最外部侧壁是共线的。在一些此类情况下，顶部沟道区结构的最外部侧壁与底部沟道区结构的最外部侧壁是共线的。可使用顶部和底部沟道区结构来形成顶部和底部晶体管结构（NMOS/PMOS）。

半导体器件-201910283171.2
发明人：洪世基;金柱然;金辰昱 -专利权人：三星电子株式会社
申请日： 2019-04-10 - 公布日： 2020-01-03 - 主分类号： H01L27/088
摘要：本发明提供了一种半导体器件，所述半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一栅电极层，所述第一栅电极层位于所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层位于所述第二区域上，并且包括所述第一导电层、位于所述第一导电层上的第二导电层以及位于所述第二导电层上的阻挡金属层，其中，所述第一栅电极层的上表面位于比所述第二栅电极层的上表面低的水平高度上。

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发明人：曾思惟;蔡国强 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-26 - 公布日： 2020-01-03 - 主分类号： H01L27/088
摘要：本发明实施例提供一种半导体装置，包含：第一栅极结构和第二栅极结构，各自设置于基板之上；第一导电接触件和第二导电接触件，各自设置于基板之上；第一导孔，设置于所述第一导电接触件之上；第二导孔，设置于所述第二导电接触件之上；第一栅极接触件，设置于所述第一栅极结构之上；以及介电结构，设置于所述第一栅极结构之上和第二栅极结构之上。其中，介电结构的第一部分设置于第一导孔和第二导孔之间且电性隔离第一导孔和第二导孔；介电结构的第二部分设置于第一导孔和第一栅极接触件之间且电性隔离第一导孔和第一栅极接触件；介电结构的第一部分和第二部分各自包含单一类型的介电材料；第一导电接触件和第一导孔之间的第一界面在剖面图中构成所述第一导电接触件的上表面区域的第一百分比；第一栅极结构和第一栅极接触件之间的第二界面在剖面图中构成所述第一栅极结构的上表面区域的第二百分比。所述第一百分比大于所述第二百分比。

包括沟槽结构的半导体器件-201510294573.4
发明人： O.布兰克;M.金;J.奥尔特纳;R.罗特马勒 -专利权人：英飞凌科技奥地利有限公司
申请日： 2015-06-02 - 公布日： 2020-01-03 - 主分类号： H01L27/088
摘要：本发明涉及包括沟槽结构的半导体器件。半导体器件包括中央部分和在中央部分之外的边缘终止部分。中央部分包括在半导体衬底中的晶体管单元阵列。晶体管单元阵列的晶体管单元的部件被设置在半导体衬底中的邻近沟槽结构中。沟槽结构在平行于半导体衬底的主表面的第一线性方向上延伸。沟槽结构包括在平行于中央部分中的主表面的平面中的多个级连的沟槽段，沟槽段中的至少一个沟槽段连接一个沟槽结构的第一点和第二点，第一点和第二点沿着第一线性方向布置。沟槽段包括在不同于第一方向的方向上伸展的一部分。

在高阻衬底上形成的半导体器件和射频模块-201610436597.3
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申请日： 2016-06-17 - 公布日： 2020-01-03 - 主分类号： H01L27/088
摘要：一种半导体器件，包括高阻衬底，在高阻衬底中形成的、具有第一导电类型的第一深阱区，在第一深阱区上形成的、具有第二导电类型的第二深阱区，在第二深阱区上形成的、具有第一导电类型的第一阱区，以及在第一阱区上形成的晶体管。

具有全环栅器件的自对准栅极端盖（SAGE）架构-201910438948.8
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摘要：具有全环栅器件的自对准栅极端盖（SAGE）架构。描述了具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。在示例中，一种集成电路结构，包括：半导体鳍片，其在衬底上方并且具有在第一方向上的长度。纳米线在半导体鳍片上方。栅极结构在纳米线和半导体鳍片上方，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向。包括一对栅极端盖隔离结构，其中，该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开。

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摘要：本实用新型提供一种电子元件结构，该电子元件结构至少包括：衬底和位于其上的有源区；位于有源区上的栅极结构；栅极结构自下而上依次由多晶硅层、金属层、第一硬掩膜及第二硬掩膜层叠而成；设于栅极结构侧壁的第一、第二侧墙；第一、第二侧墙的顶部相互错开，且第一侧墙顶部高于第二侧墙顶部；第一侧墙顶部呈尖角状，且第一侧墙顶部高于第一硬掩膜顶部。本实用新型将电子元件结构的栅极制作成多层的层叠结构，有效缩短了栅极的高度，降低了栅极占用的空间比例，并使得栅极刻蚀工艺容易实现；另一方面将栅极的侧墙由现有工艺的单一型和较薄的结构制作成多层的、较厚的侧墙结构，提高了栅极与栅极之间的有效隔离，避免短路，提高了产品的良率。

包括鳍型场效应晶体管的半导体器件-201910145007.5
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申请日： 2019-02-27 - 公布日： 2019-12-27 - 主分类号： H01L27/088
摘要：一种包括鳍型场效应晶体管(fin‑FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。

延伸漏极MOSFET（EDMOS）-201910418152.6
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一种双管芯器件-201920954924.3
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摘要：提供了一种半导体器件。半导体器件包括从衬底突出的沟道区。半导体器件包括沟道区上的栅极线。此外，半导体器件包括位于栅极线的第一部分和栅极线的第二部分之间的栅极隔离层。栅极隔离层与栅极线接触并且包括在栅极隔离层中的间隙。还提供了制造半导体器件的相关方法。

集成电路器件及其制造方法-201910427945.4
发明人：赵真英;金锡勋;柳廷昊;李承勋;郑根熙 -专利权人：三星电子株式会社
申请日： 2019-05-22 - 公布日： 2019-12-20 - 主分类号： H01L27/088
摘要：本发明公开了一种集成电路器件以及制造集成电路器件的方法，其中该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；栅极结构，在鳍型有源区上延伸，并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在从栅极结构的一侧延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：在凹入区域的内壁上的上半导体层，具有第一杂质浓度，并且包括间隙；以及间隙填充半导体层，其填充间隙并且具有大于第一杂质浓度的第二杂质浓度。

半导体器件及其制造方法-201910119597.4
发明人：全庸淏;朴钟撤;明成禹;金廷炫 -专利权人：三星电子株式会社
申请日： 2019-02-18 - 公布日： 2019-12-17 - 主分类号： H01L27/088
摘要：提供一种半导体器件及其制造方法。该半导体器件可以包括：多个有源区域，在基板上在第一方向上延伸；第一栅极结构和第二栅极结构，在第一方向上彼此间隔开并在基板上在交叉所述多个有源区域的第二方向上延伸；层间绝缘层，覆盖在第一栅极结构和第二栅极结构周围；以及栅极间切割层，在第一方向上穿过第一栅极结构和第二栅极结构以及层间绝缘层，该栅极间切割层包括绝缘材料，其中第一栅极结构和第二栅极结构由栅极间切割层切割，其中在切割第一栅极结构和第二栅极结构的区域处的栅极间切割层的底表面的水平面低于层间绝缘层中的栅极间切割层的底表面的水平面。

半导体装置-201910124739.6
发明人：宋炫昇;金孝珍;朴敬美;全辉璨;河承锡 -专利权人：三星电子株式会社
申请日： 2019-02-15 - 公布日： 2019-12-17 - 主分类号： H01L27/088
摘要：提供了一种半导体装置。所述半导体装置包括第一杂质区、沟道图案、第二杂质区、栅极结构、第一接触图案、第二接触图案和间隔件。第一杂质区可形成在基底上。沟道图案可从基底的上表面突出。第二杂质区可形成在沟道图案上。栅极结构可形成在沟道图案的侧壁以及与沟道图案相邻的基底上，并且栅极结构可包括栅极绝缘图案和栅电极。第一接触图案可与第二杂质区的上表面接触。第二接触图案可与栅电极的表面接触。间隔件可形成在第一接触图案与第二接触图案之间。间隔件可围绕第二接触图案的侧壁的一部分，并且间隔件可与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。

半导体结构-201910160416.2
发明人：金志昀;林衍廷;戴荣吉;李健玮;丁姮彣;刘威民;李彦儒;宋学昌;郑培仁;李启弘;徐梓翔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-03-04 - 公布日： 2019-12-17 - 主分类号： H01L27/088
摘要：一实施例为半导体结构。半导体结构包括基板。鳍状物位于基板上。鳍状物包括硅锗。界面层位于鳍状物上。界面层厚度大于0nm且小于或等于约4nm。源极/漏极区位于界面层上。源极/漏极区包含硅锗。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]包括鳍型场效应晶体管的半导体器件在审

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