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[发明专利]通过使用凝聚形成局域化的弛豫衬底的方法-CN202310978953.4在审
发明人： P·莫林;N·卢贝 -专利权人：意法半导体公司
申请日： 2015-01-20 - 公布日： 2023-09-19 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。
通过使用凝聚形成局域衬底方法

[发明专利]碳化硅静电感应晶体管以及用于制作碳化硅静电感应晶体管的工艺-CN201910419476.1有效
发明人： J·H·张;P·莫林 -专利权人：意法半导体公司
申请日： 2015-03-27 - 公布日： 2023-07-04 - 主分类号： H01L21/04 文献下载
摘要：一种静电感应晶体管被形成在掺杂有第一导电类型的碳化硅衬底上。在碳化硅衬底的顶表面中的第一凹陷区域由原位掺杂有第二导电类型的外延生长栅极区域填充。原位掺杂有第一导电类型的外延生长沟道区域被定位在邻近的外延沟道区域之间。原位掺杂有第一导电类型的外延生长源极区域被定位在外延沟道区域上。碳化硅衬底的底表面包括与沟道区域纵向对准并且被硅化以支持形成漏极接触的第二凹陷区域。源极区域的顶表面被硅化以支持形成源极接触。栅极引线被外延生长并且电耦合到栅极区域，其中栅极引线被硅化以支持形成栅极接触。
碳化硅静电感应晶体管以及用于制作工艺

[发明专利]相变存储器-CN201810225326.2有效
发明人： P·莫林;M·哈蒙德;P·祖里亚尼 -专利权人：意法半导体（克洛尔2）公司;意法半导体股份有限公司
申请日： 2018-03-19 - 公布日： 2022-03-25 - 主分类号： H01L45/00 文献下载
摘要：一种相变存储器包括具有第一部分和第二部分的L形电阻元件，第一部分在相变材料层与导电过孔的上端部之间延伸，第二部分至少部分地位于导电过孔的上端部上并且可以进一步延伸超过导电过孔的外围边缘。导电过孔的上部被不可能不利地与电阻元件的金属材料发生反应的绝缘材料围绕。
相变存储器

[发明专利]栅极间隔物图案化-CN202110776883.5在审
发明人：曾文德;P·莫林;A·P·彼得 -专利权人： IMEC非营利协会
申请日： 2021-07-09 - 公布日： 2022-03-15 - 主分类号： H01L21/336 文献下载
摘要：本申请涉及栅极间隔物图案化，具体地，涉及一种用于在形成FinFET结构时保护栅极间隔物的方法(100)，所述方法包括：提供(110)鳍片(1)，其具有至少一个与鳍片(1)交叉的伪栅极(2)，其中栅极硬掩模(3)存在于伪栅极(2)的顶部；提供(120)栅极间隔物(4)以使得其覆盖伪栅极(2)和栅极硬掩模(3)；凹陷(140)栅极间隔物(4)以使得至少部分栅极硬掩模(3)被暴露出来；通过区域选择性沉积，在暴露的部分栅极硬掩模(3)上选择性地生长(150)额外封盖材料(5)。
栅极间隔图案

[发明专利]以鳍式FET技术实现的集成式拉伸性应变硅NFET和压缩性应变硅锗PFET-CN201910510981.7在审
发明人：柳青;P·莫林 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-10-08 - 主分类号： H01L21/8238 文献下载
摘要：对拉伸性应变的硅层进行图案化以形成在第一衬底区域中的第一组鳍以及在第二衬底区域中的第二组鳍。该第二组鳍覆盖有拉伸性应变的材料，并且执行退火以使在该第二组鳍中的拉伸性应变的硅半导体材料弛豫并在该第二区域中产生多个弛豫的硅半导体鳍。该第一组鳍覆盖有掩模，并且在这些弛豫的硅半导体鳍上提供硅锗材料。然后，将来自该硅锗材料的锗驱入这些弛豫的硅半导体鳍中以在该第二衬底区域中产生多个压缩性应变的硅锗半导体鳍(从中形成多个p沟道鳍式FET器件)。去除该掩模以显露出在该第一衬底区域中的多个拉伸性应变的硅半导体鳍(从中形成多个n沟道鳍式FET器件)。
拉伸性衬底区域硅半导体弛豫鳍式硅锗材料压缩性掩模硅半导体材料退火半导体鳍第二区域技术实现应变硅锗集成式图案化应变硅覆盖硅层硅锗去除显露

[发明专利]自对准硅锗鳍式FET-CN201910456520.6在审
发明人： N·卢贝;P·莫林 -专利权人：意法半导体公司
申请日： 2015-12-28 - 公布日： 2019-09-20 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及自对准硅锗鳍式FET。一种自对准SiGe鳍式FET器件的特征在于经弛豫的具有高锗浓度的沟道区。初始地形成经弛豫的沟道以接受锗，而不是首先将锗引入该沟道然后尝试使所产生的应变膜弛豫。以此方式，可以在没有应变或损坏晶格的情况下确立锗的存在。在将锗引入到鳍晶格结构中之前，相对于多个本征硅鳍使栅极结构图案化，以确保栅极适当地对准。对准栅极结构之后，硅鳍被分段以使硅晶格弹性地弛豫。然后，将锗引入到经弛豫的硅晶格中，以产生基本上无应力并且也无缺陷的SiGe沟道。使用所描述的方法，在结构稳定的膜中得到的锗浓度可以增加到大于85％的水平。
弛豫自对准鳍式栅极结构硅晶格沟道硅锗引入对准结构稳定晶格结构本征硅沟道区图案化应变膜高锗硅鳍晶格分段

[发明专利]集成电路和制造集成电路的方法-CN201910510155.2在审
发明人： N·卢贝;P·莫林;Y·米尼奥 -专利权人：意法半导体公司
申请日： 2015-11-25 - 公布日： 2019-09-17 - 主分类号： H01L21/02 文献下载
摘要：本公开的实施方式涉及拉伸性硅和压缩性硅锗的共整合。在此披露了其中的邻近的pFET和nFET的应变特性是独立可调的集成电路。这些pFET包括在硅衬底上的压缩性应变SiGe，而这些nFET包括在应变弛豫的SiGe衬底上的拉伸性应变硅。通过镶嵌工艺形成的多个电绝缘区将邻近的n型鳍式FET和p型鳍式FET分离。在这些绝缘区形成过程中，允许支撑这些n型器件的该SiGe衬底弹性地弛豫，由此限制在该SiGe衬底的晶格中形成缺陷。
衬底集成电路拉伸性压缩性鳍式邻近电绝缘区独立可调镶嵌工艺应变弛豫应变特性硅衬底绝缘区应变硅弛豫硅锗晶格整合支撑制造

[实用新型]电子芯片-CN201821812615.4有效
发明人： F·亚瑙德;D·加尔平;S·佐尔;O·欣西格;L·法韦内克;J-P·奥杜;L·布劳苏斯;P·波伊文;O·韦伯;P·布龙;P·莫林 -专利权人：意法半导体（格勒诺布尔2）公司;意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-11-05 - 公布日： 2019-08-16 - 主分类号： H01L23/522 文献下载
摘要：本公开涉及电子芯片。电子芯片包括由相变材料和晶体管制成的存储单元。第一和第二通孔从晶体管穿过中间绝缘层延伸到相同高度。包括与第一通孔接触的第一互连迹线的第一金属层级位于中间绝缘层之上。用于加热相变材料的加热元件位于第二通孔上，并且相变材料位于加热元件上。包括第二互连迹线的第二金属层级位于相变材料上方。第三通孔从相变材料延伸到第二互连迹线。
相变材料通孔电子芯片互连迹线中间绝缘层加热元件金属层级晶体管加热相变材料存储单元延伸穿过

[发明专利]通过使用凝聚形成局域化的弛豫衬底的方法-CN201910005560.9在审
发明人： P·莫林;N·卢贝 -专利权人：意法半导体公司
申请日： 2015-01-20 - 公布日： 2019-07-23 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。
局域化区域衬底局域化转变材料侧壁弛豫加热衬底接触应变沟道应变区域边界处覆盖层覆盖凝聚引入

[发明专利]集成电路和制造集成电路的方法-CN201511021307.0有效
发明人：柳青;P·莫林 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2019-07-12 - 主分类号： H01L21/8238 文献下载
摘要：对拉伸性应变的硅层进行图案化以形成在第一衬底区域中的第一组鳍以及在第二衬底区域中的第二组鳍。该第二组鳍覆盖有拉伸性应变的材料，并且执行退火以使在该第二组鳍中的拉伸性应变的硅半导体材料弛豫并在该第二区域中产生多个弛豫的硅半导体鳍。该第一组鳍覆盖有掩模，并且在这些弛豫的硅半导体鳍上提供硅锗材料。然后，将来自该硅锗材料的锗驱入这些弛豫的硅半导体鳍中以在该第二衬底区域中产生多个压缩性应变的硅锗半导体鳍(从中形成多个p沟道鳍式FET器件)。去除该掩模以显露出在该第一衬底区域中的多个拉伸性应变的硅半导体鳍(从中形成多个n沟道鳍式FET器件)。
fet 技术实现集成拉伸应变 nfet 压缩性 pfet

[发明专利]集成电路和制造集成电路的方法-CN201510834395.X有效
发明人： N·卢贝;P·莫林;Y·米尼奥 -专利权人：意法半导体公司
申请日： 2015-11-25 - 公布日： 2019-07-09 - 主分类号： H01L27/092 文献下载
摘要：本公开的实施方式涉及拉伸性硅和压缩性硅锗的共整合。在此披露了其中的邻近的pFET和nFET的应变特性是独立可调的集成电路。这些pFET包括在硅衬底上的压缩性应变SiGe，而这些nFET包括在应变弛豫的SiGe衬底上的拉伸性应变硅。通过镶嵌工艺形成的多个电绝缘区将邻近的n型鳍式FET和p型鳍式FET分离。在这些绝缘区形成过程中，允许支撑这些n型器件的该SiGe衬底弹性地弛豫，由此限制在该SiGe衬底的晶格中形成缺陷。
拉伸压缩性整合

[发明专利]自对准硅锗鳍式FET-CN201511001598.7有效
发明人： N·卢贝;P·莫林 -专利权人：意法半导体公司
申请日： 2015-12-28 - 公布日： 2019-07-02 - 主分类号： H01L21/336 文献下载
摘要：本披露涉及自对准硅锗鳍式FET。一种自对准SiGe鳍式FET器件的特征在于经弛豫的具有高锗浓度的沟道区。初始地形成经弛豫的沟道以接受锗，而不是首先将锗引入该沟道然后尝试使所产生的应变膜弛豫。以此方式，可以在没有应变或损坏晶格的情况下确立锗的存在。在将锗引入到鳍晶格结构中之前，相对于多个本征硅鳍使栅极结构图案化，以确保栅极适当地对准。对准栅极结构之后，硅鳍被分段以使硅晶格弹性地弛豫。然后，将锗引入到经弛豫的硅晶格中，以产生基本上无应力并且也无缺陷的SiGe沟道。使用所描述的方法，在结构稳定的膜中得到的锗浓度可以增加到大于85％的水平。
对准硅锗鳍式 fet

[发明专利]碳化硅静电感应晶体管以及用于制作碳化硅静电感应晶体管的工艺-CN201510142161.9有效
发明人： J·H·张;P·莫林 -专利权人：意法半导体公司
申请日： 2015-03-27 - 公布日： 2019-06-18 - 主分类号： H01L29/772 文献下载
摘要：本公开涉及碳化硅静电感应晶体管以及用于制作碳化硅静电感应晶体管的工艺。其中一种静电感应晶体管被形成在掺杂有第一导电类型的碳化硅衬底上。在碳化硅衬底的顶表面中的第一凹陷区域由原位掺杂有第二导电类型的外延生长栅极区域填充。原位掺杂有第一导电类型的外延生长沟道区域被定位在邻近的外延沟道区域之间。原位掺杂有第一导电类型的外延生长源极区域被定位在外延沟道区域上。碳化硅衬底的底表面包括与沟道区域纵向对准并且被硅化以支持形成漏极接触的第二凹陷区域。源极区域的顶表面被硅化以支持形成源极接触。栅极引线被外延生长并且电耦合到栅极区域，其中栅极引线被硅化以支持形成栅极接触。
碳化硅静电感应晶体管以及用于制作工艺

[发明专利]包括含相变材料的板载非易失性存储器的芯片-CN201811308746.3在审
发明人： F·亚瑙德;D·加尔平;S·佐尔;O·欣西格;L·法韦内克;J-P·奥杜;L·布劳苏斯;P·波伊文;O·韦伯;P·布龙;P·莫林 -专利权人：意法半导体（格勒诺布尔2）公司;意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2018-11-05 - 公布日： 2019-05-17 - 主分类号： H01L21/768 文献下载
摘要：本公开涉及包括含相变材料的板载非易失性存储器的芯片。电子芯片包括由相变材料和晶体管制成的存储单元。第一和第二通孔从晶体管穿过中间绝缘层延伸到相同高度。包括与第一通孔接触的第一互连迹线的第一金属层级位于中间绝缘层之上。用于加热相变材料的加热元件位于第二通孔上，并且相变材料位于加热元件上。包括第二互连迹线的第二金属层级位于相变材料上方。第三通孔从相变材料延伸到第二互连迹线。
相变材料通孔互连迹线非易失性存储器中间绝缘层加热元件金属层级晶体管板载芯片加热相变材料存储单元电子芯片延伸穿过

[发明专利]通过使用凝聚形成局域化的弛豫衬底的方法-CN201510028204.0有效
发明人： P·莫林;N·卢贝 -专利权人：意法半导体公司
申请日： 2015-01-20 - 公布日： 2019-02-22 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。
通过使用凝聚形成局域衬底方法

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