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[发明专利]静电放电保护结构及静电放电保护电路-CN201910012538.7有效
发明人：谷欣明;程惠娟;李宏伟 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-01-07 - 公布日： 2023-04-07 - 主分类号： H01L27/02 文献下载
摘要：一种静电放电保护结构及静电放电保护电路，结构包括：基底，具有两个平行排列且相隔离的漂移区；LDMOS晶体管，位于每一个漂移区中，包括位于基底上的栅极结构、位于栅极结构一侧漂移区内的体区、以及分别位于栅极结构两侧的源区和漏区，栅极结构横跨漂移区和体区交界表面，源区位于体区内，漏区位于漂移区内，体区与源区相连接；两个漂移区内的源区相连接；一个漂移区内的漏区与静电放电输入端相连接，另一个漂移区内的漏区与接地端相连接。
静电放电保护结构电路

[发明专利]超级结LDMOS器件-CN202210781082.2在审
发明人：祁金伟;莫海峰;岳丹诚;张耀辉 -专利权人：深圳市千屹芯科技有限公司
申请日： 2022-07-04 - 公布日： 2023-03-14 - 主分类号： H01L29/06 文献下载
摘要：该超级结LDMOS器件包括：外延层，具有第一表面，外延层的第一表面两端设置有源区和漏区；漂移区，位于外延层中并靠近或接触第一表面设置，漂移区沿第一方向延伸，且漂移区具有沿第一方向相对的第一端和第二端，第一方向为源区指向漏区的方向；体区，位于外延层中并与第一端接触设置；掺杂区，位于漂移区中并靠近体区设置，掺杂区与漂移区中除掺杂区之外的区域的掺杂类型相反。从而有效展宽耗尽区宽度，进一步降低器件的横向漂移区宽度以及提高漂移区掺杂浓度，从而使得器件的导通电阻以及输出电容被进一步降低。
超级 ldmos 器件

[发明专利]DDDMOS器件的制造方法-CN201010027301.5有效
发明人：钱文生;韩峰 -专利权人：上海华虹NEC电子有限公司
申请日： 2010-01-18 - 公布日： 2011-07-20 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种DDDMOS器件的制造方法，包括步骤：在衬底上依次形成埋层和外延层，并在外延层中形成漂移区；采用浅槽隔离工艺在漂移区表面形成一漂移区浅槽；在漂移区浅槽中淀积一层掺杂的多晶硅，多晶硅层的厚度为漂移区浅槽深度的1/3～1/2、掺杂浓度高于漂移区的掺杂浓度；淀积氧化硅填满漂移区浅槽；形成沟道区、栅氧化层、多晶硅栅、源区和漏区。
dddmos 器件制造方法

[发明专利]一种横向双扩散金属氧化物半导体场效应管-CN201410016547.0在审
发明人：段宝兴;李春来;董超;范玮;朱樟明;杨银堂 -专利权人：西安后羿半导体科技有限公司;西安电子科技大学
申请日： 2014-01-14 - 公布日： 2014-10-22 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及半导体器件领域，公开了一种横向双扩散金属氧化物半导体场效应管，其包含第一漂移区和位于第一漂移区表面的第二漂移区。第二漂移区的表面形成有至少一个凹槽，以增加漂移区的表面积，减小器件的比导通电阻。并设置栅绝缘层和栅极覆盖部分或全部第二漂移区，且栅绝缘层和多晶硅栅极依次填充凹槽，形成折叠的栅绝缘层和多晶硅栅极。而在器件开启时，可以在折叠栅绝缘层邻接漂移区的侧壁和顶部形成多层多数载流子积累层，降低漂移区的比导通电阻，实现完整的3D-RESURF效应，由此改善了击穿电压与比导通电阻之间的矛盾关系。
一种横向扩散金属氧化物半导体场效应

[发明专利]一种具有结型漂移区结构的薄SOI LIGBT-CN201810863342.4在审
发明人：罗小蓉;邓高强;杨洋;樊雕;孙涛;张波 -专利权人：电子科技大学
申请日： 2018-08-01 - 公布日： 2018-12-14 - 主分类号： H01L29/739 文献下载
摘要：本发明主要特征在于：采用凹形槽及结型漂移区结构，凹形槽底部与埋氧层不接触，仅留有极为狭窄的导电路径。正向导通时，凹形槽侧壁阻挡漂移区中的空穴被阴极抽取，因此提升了漂移区阴极端的空穴浓度，根据电中性的要求，更多的电子被注入漂移区，使得漂移区阴极端的载流子浓度显著提升，即注入增强。因此，器件漂移区的电导调制效应增强，正向导通压降减小；器件关断时，漂移区结构中的P条加速耗尽N型漂移区，并提供空穴的抽取路径，提高器件的关断速度、降低关断损耗。
漂移区空穴阴极关断正向导通压降凹形槽结型抽取载流子功率半导体技术电导调制效应凹形槽侧壁导电路径关断损耗正向导通不接触电中性埋氧层减小耗尽狭窄阻挡

[发明专利]LDMOS器件及其制造方法-CN201610674970.9有效
发明人：石晶 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-08-16 - 公布日： 2019-08-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种LDMOS器件，其包括P型外延层、N阱、P阱、第一N型漂移区、第一P型层、第二N型漂移区、第二P型层、栅氧化层、栅极多晶硅；P阱、第二N型漂移区、第一N型漂移区、N阱从左到右依次邻接形成在P型外延层的上部；第二N型漂移区较第一N型漂移区深度浅；第二P型层邻接于第二N型漂移区下面；第一P型层邻接于第一N型漂移区下面；第二P型层较第一P型层深度浅；第二P型层较第一P型层掺杂浓度高。
ldmos 器件及其制造方法

[发明专利]改善跨导的LDMOS器件结构-CN202110862381.4在审
发明人：刘冬华;蔡晓晴;段文婷;令海阳 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-07-29 - 公布日： 2021-11-02 - 主分类号： H01L29/78 文献下载
摘要：改善跨导的LDMOS器件结构包括：基底层，基底层中形成横向相邻的沟道区和漂移区，沟道区和漂移区均从基底层的上表面向下延伸；栅结构，栅结构沿着基底层的表面，跨接在沟道区和漂移区之间，其栅结构的第一端部和第二端部，分别与沟道区和漂移区重叠；在漂移区中，远离沟道区的一侧形成第一漏端掺杂区，在第一漏端掺杂区与栅结构第二端部之间的漂移区位置处，形成第一场氧层，第二端部与第一场氧层重叠；在靠近栅结构第一端部位置处的沟道区中，形成源端掺杂区；漂移区下方位置处的基底层中形成耐压提高区，耐压提高区与漂移区纵向接触。
改善 ldmos 器件结构

[发明专利]LDMOSFET器件、制作方法及芯片-CN202210270476.1有效
发明人：余山;赵东艳;王于波;陈燕宁;付振;刘芳;王凯;吴波;邓永峰;刘倩倩;郁文 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司
申请日： 2022-03-18 - 公布日： 2022-05-27 - 主分类号： H01L29/08 文献下载
摘要：所述LDMOSFET器件包括：半导体衬底、栅极、源极区、漏极区、体区以及漂移区，所述体区以及漂移区形成在所述半导体衬底内，所述栅极形成在半导体衬底的上方，且一端与所述体区相连，另一端位于所述漂移区上方，所述源极区形成在所述体区内且位于栅极的一侧；所述漏极区形成在所述栅极的另一侧，所述漏极区形成在所述半导体衬底上方与所述漂移区相接。该LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。
ldmosfet 器件制作方法芯片

[发明专利]LDMOS器件-CN201410045965.2在审
发明人：方磊 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-02-08 - 公布日： 2015-08-12 - 主分类号： H01L29/78 文献下载
摘要：所述LDMOS器件包括：半导体衬底；体区和漂移区，其形成于所述半导体衬底的表面处且彼此间隔开，其中所述体区和所述漂移区分别具有第一导电类型和第二导电类型；环绕所述体区的深掺杂区，其从所述体区向下延伸，并横向地向所述漂移区延伸至至少与所述漂移区邻接，所述深掺杂区具有第一导电类型；栅极，其位于所述体区和所述漂移区之间的所述半导体衬底上且覆盖所述体区和所述漂移区的一部分；源极和漏极，其位于所述栅极的两侧并分别形成于所述体区和所述漂移区内；以及体区引出区
ldmos 器件

[发明专利]MOSFET及其制作方法-CN202210641355.3在审
发明人：李荣伟 -专利权人：苏州华太电子技术股份有限公司
申请日： 2022-06-08 - 公布日： 2023-07-28 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种MOSFET及其制作方法，包括：衬底，衬底的一侧具有外延层，外延层具有远离衬底的第一表面；漂移区，漂移区设置于外延层中，且漂移区具有位于第一表面中的第二表面和与第二表面相对的第三表面，漂移区具有第一掺杂类型；掺杂区，设置于外延层中并与漂移区连接，且掺杂区沿第一方向延伸至衬底，第一方向为第一表面指向衬底的方向；体区，体区与漂移区接触设置，体区、掺杂区以及衬底具有第二掺杂类型。通过引入掺杂区，并设置掺杂区与漂移区和衬底接触，进而降低表面碰撞电离强度，同时引导碰撞电离产生的空穴电流直接到衬底，降低了流经体区的电流强度，延缓寄生管的开启，提高了器件雪崩电离耐受能力。
mosfet 及其制作方法

[发明专利]半导体器件及其制造方法-CN201811613682.8有效
发明人：万宁;李科;丛密芳;任建伟;李永强;宋李梅;黄苒;赵博华;苏畅;李浩;黄振兴;杜寰 -专利权人：北京顿思集成电路设计有限责任公司
申请日： 2018-12-27 - 公布日： 2022-04-22 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；外延层，位于衬底上；栅介质层，位于外延层上；栅极，位于栅介质层上；源区与漏区，分别位于栅极两侧；漂移区，位于外延层中，并与栅极的一侧相邻，漂移区与漏区位于栅极的同一侧；以及屏蔽环，至少覆盖漂移区与栅极相邻的部分，半导体器件还包括位于漂移区中的第一掺杂区，第一掺杂区与屏蔽环的位置对应，其中，衬底与外延层为第一掺杂类型，源区、漏区、漂移区、以及第一掺杂区为第二掺杂类型，第一掺杂区的掺杂浓度大于漂移区的掺杂浓度。该半导体器件通过在漂移区中设置第一掺杂区从而提高了半导体器件的击穿电压，同时降低了器件的导通电阻，优化了半导体器件的性能。
半导体器件及其制造方法

[发明专利]半导体器件及其制备方法-CN202111495392.X在审
发明人：于绍欣 -专利权人：广州粤芯半导体技术有限公司
申请日： 2021-12-09 - 公布日： 2022-01-07 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种半导体器件及其制备方法，衬底；沟道区和漂移区，位于所述衬底内；源区和漏区，分别位于所述沟道区和所述漂移区内；栅极结构，位于所述源区和所述漏区之间的所述衬底上；场板，位于所述漂移区的部分表面上且延伸至所述漂移区内，所述栅极结构覆盖所述场板的部分宽度；电荷耦合区，位于所述漂移区内且包围所述场板的底面及至少部分侧面；本发明提高了半导体器件抗辐照性能。
半导体器件及其制备方法

[发明专利]LDMOS晶体管及其形成方法-CN201710598075.8有效
发明人：赵猛 -专利权人：中芯国际集成电路制造（天津）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2017-07-20 - 公布日： 2022-02-01 - 主分类号： H01L21/336 文献下载
摘要：一种LDMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底内形成有隔离结构；在所述半导体衬底中形成漂移区，所述漂移区包围所述隔离结构，所述漂移区掺杂有第一类型的离子；在所述漂移区及所述半导体衬底上方形成栅极结构，所述栅极结构覆盖部分所述漂移区、隔离结构；向所述漂移区表面进行离子注入，所述离子注入包含注入中和离子，所述中和离子的掺杂类型与所述第一类型的离子掺杂类型相反；在栅极结构的两侧分别形成漏区及源区。
ldmos 晶体管及其形成方法

[发明专利]具有漂移区的高压无结FinFET器件及其制备方法-CN202110616321.4在审
发明人：肖德元 -专利权人：青岛昇瑞光电科技有限公司
申请日： 2021-06-02 - 公布日： 2022-04-01 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种具有漂移区的高压无结FinFET器件及其制备方法，该器件包括：形成于衬底内的包括依次相邻的源区、沟道区、漂移区及漏区的鳍状结构；形成于鳍状结构的两侧和顶面上的栅极结构；形成于源区及漏区的源极及漏极，漂移区位于沟道区与漏极之间，源极及漏极与沟道区及漂移区的掺杂类型相同，且源极及漏极的掺杂浓度大于沟道区及漂移区的掺杂浓度。通过在无结FinFET器件的沟道区与漏极之间形成漂移区，低掺杂的漂移区相当于使FinFET器件串联了一个高电阻，为FinFET器件创建了一个更长的电路路径来帮助耗散高电压，有效提高了FinFET器件的击穿电压
具有漂移高压 finfet 器件及其制备方法

[发明专利]射频LDMOS器件及工艺方法-CN201510080701.5有效
发明人：石晶;钱文生 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2015-02-15 - 公布日： 2018-02-06 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种射频LDMOS器件，在P型衬底上的P型外延中具有体区及轻掺杂漂移区，外延上具有多晶硅栅极及法拉第盾结构。轻掺杂漂移区中具有所述LDMOS器件的漏区；所述P型体区与轻掺杂漂移区之间的硅表面具有栅氧化层及覆盖在栅氧化层之上的多晶硅栅极；在P型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端连接所述重掺杂P型区；所述靠漏区的轻掺杂漂移区中还具有第二漂移区，第二漂移区中还包含有一P型注入区，所述的漏区位于该P型注入区中。
射频 ldmos 器件工艺方法