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[发明专利]基于热和应力条件的动态测试-CN201210057625.2有效
发明人：王敏哲;彭经能;林鸿志;陈颢 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-03-06 - 公布日： 2012-10-17 - 主分类号： G01R31/28 文献下载
摘要：建立了堆叠的系统中的管芯的多组测试条件，其中，多组测试条件是管芯的温度的函数，并且其中，堆叠的系统包括多个堆叠的管芯。测量出管芯的温度。从多组测试条件中找出管芯的相应的测试条件组，其中，测试条件组对应于温度。在该温度中，使用测试条件组测试管芯，从而生成测试结果。本发明公开了一种基于热和应力条件的动态测试。
基于热和应力条件动态测试

[发明专利]一种结合紧密的管芯堆叠体及其制备方法-CN202210417683.5有效
发明人：张曙光 -专利权人：威海三维曲板智能装备有限公司
申请日： 2022-04-21 - 公布日： 2022-07-12 - 主分类号： H01L21/603 文献下载
摘要：本发明涉及一种结合紧密的管芯堆叠体及其制备方法，涉及半导体封装领域。第一管芯一端的第一凸起和第一凹槽分别结合至一第二管芯一端的第二凹槽和第二凸起，且使得该第一管芯另一端的第一凸起和第一凹槽分别结合至另一第二管芯一端的第二凹槽和第二凸起，通过交错键合第一管芯和第二管芯，使得本发明的管芯堆叠体的键合稳定性好，且有效增加了管芯堆叠体的管芯个数，进而提高了管芯堆叠体的集成度和功能性。且通过进一步优化热处理的具体参数，进一步提高了第一、第二管芯的结合紧密性。
一种结合紧密管芯堆叠及其制备方法

[发明专利]具有到电路板的直接芯片附连的集成电路组合件-CN202180073737.4在审
发明人： W·戈梅斯;A·A·夏尔马;D·B·英格利;S·伽内山;M·J·科布林斯基;K·J·菲舍尔 -专利权人：英特尔公司
申请日： 2021-09-24 - 公布日： 2023-07-28 - 主分类号： H01L23/00 文献下载
摘要：本公开的各种方面提出与管芯和电路板的直接芯片附连相关的IC管芯、微电子组合件以及相关装置和封装。示例微电子组合件包括管芯，其中在管芯的正侧之上提供IC组件以及在管芯的背侧之上提供金属化堆叠。管芯进一步包括在管芯的正侧与背侧之间延伸的管芯互连，以电耦合IC组件和金属化堆叠。组合件进一步包括背侧传导接触部，所述背侧传导接触部在金属化堆叠背对管芯的侧之上被提供，背侧传导接触部配置成经由金属化堆叠和管芯互连向/从IC组件路由信号，并且配置成在没有管芯与电路板之间的封装衬底的情况下被耦合到电路板的相应传导接触部
具有电路板直接芯片集成电路组合

[发明专利]具有多堆叠接合结构的三维存储器器件及其制造方法-CN201980006578.9有效
发明人：十时裕二;井上茂久;葛西之;松冈裕则 -专利权人：桑迪士克科技有限责任公司
申请日： 2019-08-30 - 公布日： 2023-09-19 - 主分类号： H10B43/35 文献下载
摘要：本发明题为“具有使用逻辑管芯和多个三维存储器管芯的多堆叠接合结构的三维存储器器件及其制造方法”。一种第一存储器管芯，包括第一存储器堆叠结构的阵列和逻辑管芯，该逻辑管芯包括互补金属氧化物半导体(CMOS)电路。该CMOS电路包括第一外围电路，该第一外围电路通过包括在第一存储器管芯内的第一金属互连结构的第一子集电耦合到第一存储器堆叠结构的阵列的节点。第二存储器管芯接合至该第一存储器管芯。该第二存储器管芯包括第二存储器堆叠结构的阵列。该逻辑管芯提供外围器件，该外围器件支持多个存储器管芯中的存储器堆叠结构的操作。
具有堆叠接合结构三维存储器器件及其制造方法

[发明专利]共用一个环路滤波器的锁相环-CN201210209194.7有效
发明人：郭丰维;汲世安;陈焕能;陈妍臻;周淳朴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-06-18 - 公布日： 2013-06-05 - 主分类号： H03L7/093 文献下载
摘要：其中，一种集成电路的管芯堆叠，其包括多个管芯。该管芯堆叠中的每个管芯均包括锁相环(PLL)。每个管芯中的PLL共用环路滤波器和其他相应的电路。
共用一个环路滤波器锁相环

[发明专利]多管芯处理器-CN200410095565.9无效
发明人：布赖恩·P·布莱克;尼古拉斯·G·萨姆拉;M·克莱尔·韦布 -专利权人：英特尔公司
申请日： 2004-11-29 - 公布日： 2005-06-22 - 主分类号： H01L25/00 文献下载
摘要：本发明公开了多管芯处理器装置和系统。用于执行一个或多个指令的处理器逻辑被分配在两个或更多个面对面堆叠的管芯中。处理器包括在堆叠管芯之间的导电接口，以帮助管芯到管芯的通信。
管芯处理器

[发明专利]包括垂直堆叠半导体管芯的半导体器件-CN201910577136.1在审
发明人：杨旭一;张聪;邱进添 -专利权人：西部数据技术公司
申请日： 2019-06-28 - 公布日： 2020-12-29 - 主分类号： H01L25/065 文献下载
摘要：本发明题为“包括垂直堆叠半导体管芯的半导体器件”。本发明公开了一种半导体器件，其包括在封装块中垂直模制在一起的一个或多个半导体管芯堆叠。所述半导体管芯可以包括存储器管芯，或存储器管芯和控制器管芯。
包括垂直堆叠半导体管芯半导体器件

[发明专利]在微电子学中增加可靠性和提高产率的直接键合堆叠结构-CN202080046522.9在审
发明人： C·E·尤佐;R·坎卡尔;T·沃克曼;G·高;G·G·小方丹;L·W·米卡里米;B·哈巴;G·Z·格瓦拉;J·瓦塔纳贝 -专利权人：伊文萨思粘合技术公司
申请日： 2020-06-25 - 公布日： 2022-02-01 - 主分类号： H01L23/16 文献下载
摘要：提供了用于在微电子学中增加可靠性和提高产率的直接键合堆叠结构。针对存储器模块和3DIC提供了用于减少垂直堆叠管芯中的缺陷的结构特征和堆叠配置。例如，示例工艺减轻了较厚的顶部管芯与其下方的直接键合管芯之间的翘曲应力。顶部管芯上的蚀刻表面可以减轻翘曲应力。示例堆叠可以包括在管芯之间的顺应层。另一堆叠配置用模制材料层代替顶部管芯以规避翘曲应力。还可以在顶部管芯的一侧或在其他管芯之间创建一个或多个应力平衡层以减轻或对抗翘曲。边缘圆角化可以防止应力和压力破坏性地传递穿过管芯和衬底层。这些措施可以一起或组合应用于单个封装中。
微电子学增加可靠性提高直接堆叠结构

[发明专利]包括I/O堆叠的系统以及用于制造此类系统的方法-CN201210132555.2有效
发明人：林翠佩;J·普洛夫斯基;陈意良;张德忠 -专利权人：阿尔特拉公司
申请日： 2012-03-09 - 公布日： 2012-09-19 - 主分类号： H03K19/177 文献下载
摘要：本发明涉及包括I/O堆叠的系统以及用于制造此类系统的方法。描述了包括输入/输出(I/O)堆叠的系统以及制造此系统的方法。在一个实施中，该方法包括堆叠包括I/O元件和排除逻辑元件的I/O管芯。同样在一个实施中，该方法还包括关于该I/O管芯堆叠集成电路管芯。该集成电路包括逻辑元件并且排除I/O元件。该I/O管芯与该集成电路管芯的分离提供了各种益处，诸如每个管芯的独立开发，以及相比于传统管芯在I/O管芯的I/O衬底上更多的用于I/O元件的空间。空间的增加允许集成电路管芯的新工艺代，其中增加数量的逻辑元件配合在集成电路管芯的衬底上的相同表面面积内。
包括堆叠系统以及用于制造方法

[发明专利]三维集成电路（3DIC）堆叠的载体翘曲控制-CN201310177995.4有效
发明人：林俊成;林士庭;余振华 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-05-14 - 公布日： 2019-06-21 - 主分类号： H01L21/58 文献下载
摘要：形成封装堆叠(PoP)器件的实施例方法包括：在载体上临时安装衬底；在衬底上堆叠第一管芯，管芯和衬底中至少一个具有与载体失配的热膨胀系数；以及在第一管芯上堆叠第二管芯。
三维集成电路 dic 堆叠载体控制

[发明专利]半导体结构及其制造方法-CN202210409499.6在审
发明人：刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2020-07-30 - 公布日： 2022-07-22 - 主分类号： H01L25/07 文献下载
摘要：本发明涉及一种半导体结构及其制造方法，该半导体结构包括：管芯堆叠结构，包括堆叠的多个管芯所述多个管芯之间相互键合；以及接触区，所述接触区贯穿所述管芯堆叠结构。根据本发明的半导体结构及其制造方法，可以节省管芯面积，提高存储单元密度的同时，还提高了数据传输和处理的速度，同时降低了工艺复杂度和生产成本。
半导体结构及其制造方法

[发明专利]管芯堆叠结构及其制作方法-CN201810215432.2在审
发明人：陈怡秀;邱文智;陈勇龙 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-03-15 - 公布日： 2019-05-14 - 主分类号： H01L23/498 文献下载
摘要：提供一种管芯堆叠结构，所述管芯堆叠结构包括第一管芯、第二管芯、第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一管芯的背面上。所述第二接合结构设置在所述第二管芯的正面上。所述第一管芯及所述第二管芯通过所述第一接合结构及所述第二接合结构接合在一起，且与所述第二接合结构进行接合的所述第一接合结构的表面的可接合拓扑变化小于1μm/1mm范围。还提供一种制作管芯堆叠结构的方法。
接合结构管芯堆叠结构接合第二管拓扑变化种管制作背面

[发明专利]用于晶片上芯片处理的分离方法和组件-CN202110589945.1在审
发明人： A·M·贝利斯;B·R·比茨 -专利权人：美光科技公司
申请日： 2021-05-28 - 公布日： 2021-12-10 - 主分类号： H01L23/31 文献下载
摘要：本文公开一种用于分离晶片上芯片组合件的半导体管芯堆叠的方法。在一个实例中，分隔壁以图案方式布置在装置晶片的第一表面上，使得所述分隔壁之间的区域限定安装位置。管芯堆叠被安装到所述装置晶片，其中各个管芯堆叠位于所述分隔壁之间的相应安装位置。从与所述装置晶片的所述第一表面相对的第二表面切穿所述装置晶片，并且从所述管芯堆叠之间去除所述分隔壁以在相邻管芯堆叠之间形成空通道。
用于晶片芯片处理分离方法组件

[发明专利]管芯堆叠结构及其制造方法-CN202111077314.8在审
发明人：陈宪伟;陈洁;陈明发;叶松峯;陈英儒 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-09-14 - 公布日： 2021-12-10 - 主分类号： H01L25/065 文献下载
摘要：一种管芯堆叠结构包括内连结构、逻辑管芯、控制管芯、第一绝缘包封体、虚设管芯、存储器立方体及第二绝缘包封体。逻辑管芯电连接到内连结构。逻辑管芯包括第一介电接合结构。控制管芯在侧向上与逻辑管芯隔开且电连接到内连结构。第一绝缘包封体在侧向上包封逻辑管芯及控制管芯。虚设管芯堆叠在逻辑管芯上，逻辑管芯位于内连结构与虚设管芯之间，虚设管芯包括第二介电接合结构，且接合界面位于第一介电接合结构与第二介电接合结构之间。存储器立方体堆叠在控制管芯上且电连接到控制管芯，其中控制管芯位于内连结构与存储器立方体之间。第二绝缘包封体在侧向上包封虚设管芯及存储器立方体。
管芯堆叠结构及其制造方法

[发明专利]半导体封装结构及其制造方法-CN201410341647.0在审
发明人：郭建利 -专利权人：联华电子股份有限公司
申请日： 2014-07-17 - 公布日： 2016-01-27 - 主分类号： H01L23/31 文献下载
摘要：所述半导体封装结构包括一基板及n个管芯的一管芯堆叠，其中n≧1。基板具有一第一侧、一第二侧及一开口，所述开口从第一侧延伸至第二侧。管芯堆叠设置在所述开口中。基板的厚度与管芯堆叠的厚度实质上相同。
半导体封装结构及其制造方法