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[发明专利]用于可编程逻辑器件的动态功率和热管理的系统和方法-CN202310201619.8在审
发明人： M·K·库马什卡尔;A·那拉马尔普;A·马赫什瓦里;L·G·唐 -专利权人：英特尔公司
申请日： 2023-03-01 - 公布日： 2023-10-17 - 主分类号： H03K19/17748 文献下载
摘要：本公开的系统或方法可以提供一种可编程逻辑器件，其包括一个或多个功率监测器和一个或多个热传感器。所述可编程逻辑器件可以包括控制电路模块，所述控制电路模块可以接收所述可编程逻辑器件的多个管芯的功率数据和热数据，并且可以基于所述热数据和功率数据实施一个或多个响应。
用于可编程逻辑器件动态功率管理系统方法

[发明专利]基于三维可写存储器的可编程门阵列-CN201710126067.3有效
发明人：张国飙 -专利权人：杭州海存信息技术有限公司
申请日： 2017-03-06 - 公布日： 2023-10-17 - 主分类号： H03K19/17728 文献下载
摘要：本发明提出一种基于三维可写存储器（3D‑W）的可编程门阵列。它含有一可编程计算单元阵列、一个可编程逻辑单元阵列和多个可编程连接。每个可编程计算单元含有至少一个3D‑W阵列，该3D‑W阵列存储一数学函数的查找表（LUT）。
基于三维存储器可编程门阵列

[发明专利]通道结构非均匀分布3D FPGA-CN201710751526.7有效
发明人：高丽江 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2017-08-28 - 公布日： 2023-09-22 - 主分类号： H03K19/17724 文献下载
摘要：本公开提供了一种通道结构非均匀分布3D FPGA，包括：多种3D开关盒单元，每种3D开关盒单元包括一个或多个3D开关盒，多种3D开关盒单元中的3D开关盒在3D FPGA XY平面非均匀分布。本公开通道结构非均匀分布的3D FPGA，其通道结构设置灵活，通过调整过硅通孔的密度、类型及分布，使得通道结构不均匀分布，从而调整不同区域的功耗及至温度；通过采用散热过硅通孔，起到有效平衡温度分布的作用，增强了3DFPGA的稳定性和可靠性。
通道结构均匀分布 fpga

[发明专利]延迟不敏感异步电路单元、M×N-Join及其工作方法-CN202111130942.8有效
发明人：李佳;崔梓林;何春来;许文丽;宋伟;古平 -专利权人：重庆大学
申请日： 2021-09-26 - 公布日： 2023-09-15 - 主分类号： H03K19/177 文献下载
摘要：本发明公开了一种延迟不敏感异步电路单元、M×N‑Join及其工作方法。所述异步电路单元，包括一个2×2‑jion基础元件和一个Splitter组合元件；Splitter组合元件包括一个merge基础元件以及两个fork基础元件；第一fork基础元件的第一输出端与2×2‑jion基础元件的第三输入端连接；第二fork基础元件的第一输出端与2×2‑jion基础元件的第四输入端连接；2×2‑jion基础元件的第三输入端与2×2‑jion基础元件的第四输入端同轴向；第一fork基础元件的第二输出端与第二fork基础元件的第二输出端分别与merge基础元件的两个输入端连接。本申请提出了一个结构简单的延迟不敏感异步电路单元，由其扩展的M×N‑jion设计，具有较好的扩展性和平面性。
延迟敏感异步电路单元 join 及其工作方法

[发明专利]一种感光面积可编程的PD阵列电路-CN202310690994.3在审
发明人：张义荣;王晓曦;胡荣广 -专利权人：传周半导体科技（上海）有限公司
申请日： 2023-06-12 - 公布日： 2023-09-05 - 主分类号： H03K19/17704 文献下载
摘要：本发明提供的是一种感光面积可编程的PD阵列电路，本电路针对光电编码器及其它需要特定光源及PD阵列输出单个信号的光电传感器产品；在这类光电传感器产品中，光源所发出的光强的不稳定性，会在一定程度上损失系统的动态范围，当系统输出正弦信号时，这种不稳定性可能会造成信号饱和，波形“削顶”等现象；本电路采用尺寸各不相同且成一定比例关系的PD阵列来输出信号，信号输出过程中会被判定强度是否超过饱和阈值Vpp，根据超过Vpp的多少来关断PD阵列中某一特定面积的PD，从而降低PD阵列整体输出的信号强度，从而保证系统的动态范围。
一种感光面积可编程 pd 阵列电路

[发明专利]基于磁性斯格明子晶体的可重构逻辑门器件-CN202310866283.7在审
发明人：杨云皓;金蒙豪;于长秋;周铁军 -专利权人：杭州电子科技大学
申请日： 2023-07-14 - 公布日： 2023-08-29 - 主分类号： H03K19/17724 文献下载
摘要：本发明公开了基于磁性斯格明子晶体的可重构逻辑门器件。该器件基于斯格明子晶体在电流驱动下，垂直于驱动电流方向上的霍尔效应运动特性，从而实现非门和与门两种逻辑功能。所述器件呈霍尔条结构，包括十字型多层膜、电流输入端、磁场输入端和输出端。所述十字型多层膜从上到下依次为保护层、铁磁层、重金属层和衬底层。所述的铁磁层为具有手性的磁性薄膜，在磁场作用下，斯格明子晶体可以稳定存在。所述的重金属层为自旋霍尔角大于0.1的重金属薄膜。作为非门时，磁场输入端作为使能端，电流输入端作为输入端。作为与门时，磁场输入端和电流输入端均为输入端。该器件具有电流低、响应速度快，结构简单，工作稳定性更高的优点。
基于磁性明子晶体可重构逻辑器件

[发明专利]可堆叠定时器-CN202180085124.2在审
发明人： R·哈里哈兰;S·M·马迪亚斯塔 -专利权人：德克萨斯仪器股份有限公司
申请日： 2021-12-13 - 公布日： 2023-08-25 - 主分类号： H03K19/177 文献下载
摘要：多个定时器电路块(201，202，203)至少包括第一定时器电路块(201)和第二定时器电路块(202)。所述多个定时器电路块(201，202，203)中的每一个定时器电路块可以通过第一可编程矩阵和第二可编程矩阵中的至少一个选择性地耦合。在一些示例中，所述第一可编程矩阵可以被配置为将所述第一定时器电路块(201)的第二触发器输入(205)与所述第二定时器电路块(202)的第一触发器输出(213)耦合。
堆叠定时器

[发明专利]一种适用于FPGA平台的差分互补仲裁器PUF电路-CN202310557371.9在审
发明人：刘海龙;何佳洛;严清虎;李焕;刘成顺;潘永才;周艳玲;沈君凤 -专利权人：湖北大学
申请日： 2023-05-17 - 公布日： 2023-08-22 - 主分类号： H03K19/17704 文献下载
摘要：本发明公开了一种适用于FPGA平台的差分互补仲裁器PUF电路，通过对两个具有相同布局布线特征的互补仲裁器PUF进行差分比较生成输出响应和与响应稳定性相关的辅助信息。其中，互补仲裁器PUF电路由脉冲同步电路、互补延时电路和仲裁器组等三部分构成；可在FPGA平台实现具有较好对称性的仲裁器PUF电路结构，其响应唯一性较好。差分结构可消除环境温度和供电电压等因素影响，使PUF响应具有较好的稳定性。对两个仲裁器组进行的差分处理结果可体现响应稳定性，方便后续处理以进一步提高响应稳定性。该电路响应生成速率高，由于不需要进行循环偏置调节，可在较高的时钟频率下快速生成大量响应。
一种适用于 fpga 平台互补仲裁 puf 电路

[发明专利]用于信号处理的混合架构-CN201910412119.2有效
发明人： S·佩里;M·朗哈默;R·梅登 -专利权人：阿尔特拉公司
申请日： 2014-09-22 - 公布日： 2023-08-11 - 主分类号： H03K19/1776 文献下载
摘要：本公开的实施例涉及可编程集成电路设备和可编程逻辑系统。本公开的实施例涉及配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。
用于信号处理混合架构

[发明专利]电子控制装置和电路的重构方法-CN201880047417.X有效
发明人：植田泰辅;新保健一;鸟羽忠信;坂本英之 -专利权人：日立安斯泰莫株式会社
申请日： 2018-06-27 - 公布日： 2023-07-25 - 主分类号： H03K19/17792 文献下载
摘要：本发明的电子控制装置包括：能够将包括第一电路和第二电路的多个运算电路重构的逻辑电路；按照重构指令进行运算电路的重构和重构后的运算电路的确认的重构控制部；和能够对重构控制部发送重构指令并能够使运算电路执行运算的处理控制部，重构控制部在接收到第一所述重构指令的情况下进行第一电路的重构和确认，处理控制部在重构控制部进行的第一电路的确认已完成的情况下使第一电路执行运算，处理控制部在第一电路的重构完成之后到第一电路的运算完成为止的期间，发送第二所述重构指令来使重构控制部开始第二电路的重构。
电子控制装置电路方法

[发明专利]用于动态功率降低的自门控触发器-CN202211473729.1在审
发明人：马赫什·K·库马什卡尔;穆迪·阿尔塔夫·侯赛因;李越;阿图尔·马赫什瓦里;安克雷迪·纳拉马尔普 -专利权人：英特尔公司
申请日： 2022-11-22 - 公布日： 2023-07-04 - 主分类号： H03K19/17736 文献下载
摘要：本公开涉及用于动态功率降低的自门控触发器。本文描述的系统或方法可以涉及一种用于启用或禁用集成电路器件的内部时钟的不依赖锁存器的时钟门控技术。一种可编程逻辑器件包括时钟门控电路，该时钟门控电路接收时钟信号并且是不依赖锁存器的。时钟门控电路包括门控信号电路，该门控信号电路基于时钟信号和使能信号生成门控信号。时钟门控电路还包括逻辑门，该逻辑门基于门控信号生成控制信号。时钟门控电路还包括门控时钟生成电路，该门控时钟生成电路基于时钟信号和控制信号生成门控时钟信号。
用于动态功率降低门控触发器

[发明专利]用于可编程逻辑器件的低功率模式的系统和方法-CN202211475926.7在审
发明人：刘秉忱;李德磊 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H03K19/17704 文献下载
摘要：本公开涉及用于可编程逻辑器件的低功率模式的系统和方法。本公开的系统和方法可以基于可编程逻辑的未使用部分来为可编程逻辑器件提供有效的功耗。可编程逻辑器件包括实现电路设计的多个可编程逻辑扇区、可编程逻辑器件的未使用部分、和互连资源。互连资源包括：复用器，该复用器接收控制信号并基于控制信号生成输出信号；以及驱动器，该驱动器接收输出信号并实现低功率模式以减少泄漏电流。
用于可编程逻辑器件功率模式系统方法

[发明专利]晶圆级扇出型封装中的集成电路（IC）管芯之间的通信-CN202180066539.5在审
发明人： C·F·潘;A·拉拉巴;P·厄帕德亚亚 -专利权人：赛灵思公司
申请日： 2021-07-07 - 公布日： 2023-06-23 - 主分类号： H03K19/17796 文献下载
摘要：本文所述的示例总体涉及晶圆级扇出型封装中的集成电路(IC)管芯之间的通信。在一个示例中，电子器件包括晶圆级扇出型封装。该晶圆级扇出型封装包括第一集成电路(IC)管芯、第二IC管芯和再分布结构。该第一IC管芯包括发射器电路。该第二IC管芯包括接收器电路。该再分布结构包括电连接到该发射器电路和该接收器电路并且位于该发射器电路与该接收器电路之间的物理信道。该发射器电路被配置为通过该物理信道将多个单端数据信号和差分时钟信号发射到该接收器电路。该接收器电路被配置为基于该差分时钟信号使用第一单端时钟信号来捕获来自该多个单端数据信号的数据。
晶圆级扇出型封装中的集成电路 ic 管芯之间通信

[发明专利]一种基于FPGA信号处理通道选择方法-CN202011147109.X有效
发明人：陈鹏旭 -专利权人：成都航天通信设备有限责任公司
申请日： 2020-10-23 - 公布日： 2023-06-20 - 主分类号： H03K19/17736 文献下载
摘要：本发明公开了一种基于FPGA信号处理通道选择方法，包括步骤：S1，把信号频率存储到存储器中，并建立信号频率与通道的映射关系，通过访问存储器中信号频率的存储地址来获得对应信号频率，完成通道与信号频率映射；S2，判断通道与信号频率映射是否完成，若完成，则进入步骤S3，否则跳回步骤S1等；本发明兼顾了信号传递的成本和可行性，避免了现有方案中采用单路通道的缺点，有效保证了信息的传递，针对信号质量进行处理判断进而选出优质信号的通道进行信号传输，对于信号处理和数据交互非常高效的FPGA开发平台，工程使用性更高。
一种基于 fpga 信号处理通道选择方法

[发明专利]具有逻辑瓦片的虚拟阵列的FPGA及其配置和操作的方法-CN201880025134.5有效
发明人： A·科扎祖克;成·C·王;A·M·阿布雅卡尔 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2018-05-09 - 公布日： 2023-06-20 - 主分类号： H03K19/17724 文献下载
摘要：一种集成电路，包括逻辑瓦片的物理阵列，其中，每个逻辑瓦片包括周边和多个外部I/O，所述多个外部I/O设置在逻辑瓦片的周边上的布局中，其中，每个逻辑瓦片的外部I/O的布局是相同的。物理阵列包括逻辑瓦片的第一虚拟阵列，该第一虚拟阵列被编程为执行数据处理操作、包括物理阵列的第一多个逻辑瓦片。物理阵列还包括逻辑瓦片的第二虚拟阵列，该第二虚拟阵列被编程为执行第二操作、包括物理阵列的第二多个逻辑瓦片。第二多个逻辑瓦片与第一多个逻辑瓦片不同。在一个实施例中，第一虚拟阵列的数据处理操作的执行独立于第二虚拟阵列的第二操作的执行。
具有逻辑瓦片虚拟阵列 fpga 及其配置操作方法

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