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[发明专利]高压三维耗尽超结LDMOS器件及其制造方法-CN202010888999.3在审
发明人：张波;朱旭晗;祖健;章文通;乔明;李肇基 -专利权人：电子科技大学
申请日： 2020-08-28 - 公布日： 2020-11-20 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种高压三维耗尽超结LDMOS及其制造方法，包括第二导电类型衬底，第一导电类型漂移区，第一和第二导电类型阱区，第一介质氧化层，第二导电类型埋层，第二介质氧化层，周期性排列的第一和第二导电类型区形成超结；所述第二导电类型埋层以及超结结构均位于第一导电类型漂移区中，其中超结位于第二导电类型埋层上方且与第二导电类型埋层相连；所述第二导电类型埋层在关态下优化器件表面电场，第二导电类型埋层和超结第二导电类型区三面包围超结第一导电类型区
高压三维耗尽 ldmos 器件及其制造方法

[发明专利]一种BiCMOS工艺中的VPNP器件结构及其制造方法-CN201110374464.5有效
发明人：胡君;刘冬华;段文婷;石晶;钱文生 -专利权人：上海华虹NEC电子有限公司
申请日： 2011-11-21 - 公布日： 2012-04-11 - 主分类号： H01L29/73 文献下载
摘要：本发明公开了一种BiCMOS工艺中的VPNP器件结构，包括：P型衬底顶部形成有P型埋层和深N阱，深N阱顶部形成有N型埋层、P型埋层和集电区，位于深N阱顶部的P型埋层与集电区相邻；集电区上方形成有基区，基区顶部形成有发射区；浅沟槽隔离形成于P型衬底和深N阱上方与集电区和基区相邻；隔离介质形成于基区和浅沟槽隔离上方，多晶硅层形成于基区上方，部分多晶硅层位于隔离介质上方；P型埋层和N型埋层通过深接触孔引出接金属连线，多晶硅层通过接触孔引出接金属连线
一种 bicmos 工艺中的 vpnp 器件结构及其制造方法

[发明专利]一种锗硅异质结双极晶体管及其制造方法-CN201110377060.1有效
发明人：胡君;石晶;钱文生;刘冬华;段文婷;陈帆;邱慈云 -专利权人：上海华虹NEC电子有限公司
申请日： 2011-11-23 - 公布日： 2013-06-05 - 主分类号： H01L29/737 文献下载
摘要：本发明公开了一种锗硅异质结双极晶体管，包括：P型衬底中形成有匹配层，膺埋层和集电区形成于匹配层上方，场氧区形成于膺埋层和部分集电区的上方，膺埋层和场氧区位于集电区两侧；氧化硅层形成于场氧区上方，多晶硅层形成于氧化硅层上方，基区形成于集电区和多晶硅层上方；氧化硅介质层形成于基区上方，氮化硅介质层形成于氧化硅介质层上方，发射区形成于基区和氮化硅介质层上方，隔离侧墙形成于氧化硅介质层、氮化硅介质层和发射区的两侧；膺埋层通过深接触孔引出
一种锗硅异质结双极晶体管及其制造方法

[发明专利]埋层终端结构及其制备方法-CN202110695201.8有效
发明人：李伟聪;林泳浩;姜春亮;王雯沁 -专利权人：珠海市浩辰半导体有限公司
申请日： 2021-06-22 - 公布日： 2022-04-15 - 主分类号： H01L29/40 文献下载
摘要：本申请公开一种埋层终端结构及其制备方法，其中，埋层终端结构包括N‑型半导体漂移区，N‑型半导体漂移区包括P型半导体场限环、P‑型半导体埋层和N+型半导体场限环，P‑型半导体埋层中的掺杂离子的浓度小于P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于N‑型半导体漂移区的上表面，分别与P型半导体场限环的部分上表面、P‑型半导体埋层的部分上表面和N+型半导体场限环的部分上表面接触，与P‑型半导体埋层的接触区设有接触孔；第一场板，通过接触孔与P‑型半导体埋层接触。本申请可以使埋层终端结构在高温下不容易击穿，可靠性和稳定性更好。
终端结构及其制备方法

[实用新型]线性间距分布固定电荷岛SOI耐压结构及功率器件-CN201420611626.1有效
发明人：李海鸥;李琦;翟江辉;唐宁;蒋行国;李跃 -专利权人：桂林电子科技大学
申请日： 2014-10-22 - 公布日： 2015-01-14 - 主分类号： H01L27/12 文献下载
摘要：本实用新型公开一种线性间距分布固定电荷岛SOI耐压结构及功率器件，包括自下而上依次叠放的衬底层、介质埋层、有源层、以及多个浓度大于等于1×10¹³cm^-2的高浓度固定电荷区；这些高浓度固定电荷区由介质材料形成，且电荷极性为正；这些高浓度固定电荷区均位于介质埋层上部，且相互之间呈间断设置；在横向耐压方向上，每2个高浓度固定电荷区之间的间距呈线性递减或递增。本实用新型不仅可以大大提高介质埋层电场，从而有效提高耐压；而且工艺实现简单，与常规CMOS工艺完全兼容。
线性间距分布固定电荷 soi 耐压结构功率器件

[发明专利]一种重离子注入型集成超结器件及制造方法-CN202211736214.6在审
发明人：章文通;刘雨婷;吴凌颖;郭新凯;孙燕;乔明;李肇基;张波 -专利权人：电子科技大学;电子科技大学广东电子信息工程研究院
申请日： 2022-12-30 - 公布日： 2023-04-18 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种重离子注入型集成超结器件及制造方法，包括：第一导电类型半导体衬底、第二导电类型漂移区、第一导电类型阱区、第一导电类型埋层和第二导电类型埋层，位于器件表面的多晶硅栅电极，第一介质氧化层、第二介质氧化层，亚微米超结位于第一导电类型埋层和第二导电类型埋层之间，在埋层注入后采用重离子注入并透过场氧化层形成；本发明基于重离子与轻离子的扩散系数不同，通过在漂移区内引入重离子注入的亚微米超结，能够在器件内部提供低阻通路
一种离子注入集成器件制造方法

[发明专利]垂直双扩散金属氧化物半导体场效应管及制备方法-CN202111065763.0在审
发明人：刘雯娇;杨世红 -专利权人：陕西亚成微电子股份有限公司
申请日： 2021-09-13 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种垂直双扩散金属氧化物半导体场效应管及制备方法，管中，N型埋层层叠于P型衬底的上表面，N型埋层内注入有N型离子，N型外延层层叠于N型埋层的上表面，N型外延层内设有注入P型离子的P阱，P阱包括背栅P区和分压隔离环P区，背栅P区内分别形成有N+接触区，N+接触区注入有N型离子，栅氧化层层叠于N型外延层的上表面，栅氧化层上形成有多晶硅栅极，中间介质层层叠于栅氧化层及多晶硅栅极上，D端接触孔依次穿通中间介质层、栅氧化层、N型外延层及N型埋层，S端接触孔依次穿通中间介质层、栅氧化层及N+接触区，G端接触孔依次穿通中间介质层与多晶硅栅极。
垂直扩散金属氧化物半导体场效应制备方法

[发明专利]一种SiGe HBT工艺中的VPNP器件及其制造方法-CN201110433999.5有效
发明人：胡君;刘冬华;段文婷;石晶;钱文生 -专利权人：上海华虹NEC电子有限公司
申请日： 2011-12-21 - 公布日： 2013-06-26 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种SiGe HBT工艺中VPNP器件的制造方法，包括：在P型衬底上制作浅沟槽隔离，在浅沟槽隔离底部注入形成P埋层和N埋层，注入形成深N阱；二次P型杂质注入形成P阱；生长隔离介质，刻蚀去除部分隔离介质，打开发射区窗口，生长锗硅外延；刻蚀后，再次生长隔离介质，打开多晶硅层窗口，淀积多晶硅层，将锗硅外延上的部分多晶硅层和隔离介质去除；将P埋层和N埋层通过深接触孔引出连接金属连线，多晶硅层和锗硅外延通过接触孔引出连接金属连线
一种 sige hbt 工艺中的 vpnp 器件及其制造方法

[发明专利]一种沟槽栅型IGBT芯片制作方法-CN201210520702.3有效
发明人：刘国友;覃荣震;黄建伟 -专利权人：株洲南车时代电气股份有限公司
申请日： 2012-12-07 - 公布日： 2013-02-27 - 主分类号： H01L21/331 文献下载
摘要：本发明公开了一种沟槽栅型IGBT芯片制作方法，选取两块N型半导体衬底，将其中第一块进行氧化或沉积，在衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料；对衬底表面的绝缘材料进行光刻与刻蚀，形成介质埋层；对第二块N型半导体衬底进行光刻与刻蚀，形成与介质埋层凹凸面相吻合的图形；将介质埋层与图形进行凹凸面对接，在高温下将两块衬底键合成一块；根据耐压要求和加工余量，分别对两块衬底进行减薄处理，将介质埋层控制在设计深度
一种沟槽 igbt 芯片制作方法

[发明专利]具有深埋层的纵向浮空场板器件及制造方法-CN201910819950.X有效
发明人：章文通;何俊卿;杨昆;王睿;张森;乔明;张波;李肇基 -专利权人：电子科技大学
申请日： 2019-08-31 - 公布日： 2021-03-16 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种具有深埋层的纵向浮空场板器件及制造方法，包括：深埋层，第一导电类型半导体衬底、第一导电类型阱区、第一导电类型半导体接触区、第二导电类型漂移区、第二导电类型阱区、第二导电类型半导体接触区、第一介质氧化层、第二介质氧化层、第三介质氧化层、浮空场板多晶硅电极、控制栅多晶硅电极，金属条；第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，本发明根据纵向浮空场板的结构与工艺特点，在器件的第二导电类型漂移区或第一导电类型半导体衬底中引入深度达到3‑20μm的深埋层，且该深埋层RESURF技术能够与现有RESURF技术充分兼容，进一步调制漂移区电场，降低器件的比导通电阻。
具有深埋层纵向空场器件制造方法

[发明专利]一种适合于高低压封装集成的大功率结构-CN201711454893.7在审
发明人：陆宇;沈立;周润宝;沈金龙;程玉华 -专利权人：上海卓弘微系统科技有限公司;上海北京大学微电子研究院;上海芯哲微电子科技股份有限公司
申请日： 2017-12-28 - 公布日： 2019-07-05 - 主分类号： H01L23/13 文献下载
摘要：该结构包括半导体衬底层，介质埋层，顶层硅以及场氧层。其中介质埋层采用低K介质材料，顶层硅中漂移区采用分区梯级掺杂，漂移区上表面淀积场氧层，器件栅、漏级采用场板技术。
封装集成介质埋层场氧层顶层硅高低压漂移区半导体衬底层低K介质材料场板技术上表面淀积梯级掺杂分区

[发明专利]绝缘体上半导体衬底及其制造方法-CN202210818307.7在审
发明人：薛广杰 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2022-07-12 - 公布日： 2022-10-14 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种绝缘体上半导体衬底及其制造方法，包括：提供承载片，所述承载片上形成有绝缘介质层；形成沟槽于所述绝缘介质层中，所述沟槽暴露出所述承载片的表面；形成半导体层填充于所述沟槽中；提供下层衬底和绝缘埋层，所述绝缘埋层形成于所述下层衬底上；将所述绝缘介质层和所述半导体层远离所述承载片的一面键合于所述绝缘埋层上；去除所述承载片。
绝缘体上半导体衬底及其制造方法

[发明专利]VDMOS晶体管结构及其形成方法-CN201110280377.3无效
发明人：刘建华 -专利权人：上海先进半导体制造股份有限公司
申请日： 2011-09-20 - 公布日： 2011-12-21 - 主分类号： H01L29/417 文献下载
摘要：本发明提供了一种VDMOS晶体管结构及其形成方法，所述VDMOS晶体管结构包括：半导体衬底；第一掺杂类型的埋层，位于所述半导体衬底内；第一掺杂类型的外延层，覆盖所述半导体衬底的表面；栅介质层，位于所述埋层上方的外延层上；栅电极，位于所述栅介质层上；第二掺杂类型的沟道区，位于所述栅介质层两侧的外延层中；源区，位于所述栅介质层两侧的沟道区中；第一掺杂类型的连通结构，贯穿所述外延层并与所述埋层接触；其中，所述第二掺杂类型与第一掺杂类型相反
vdmos 晶体管结构及其形成方法

[发明专利]具有浮体元件和基体元件的半导体器件及其制造方法-CN200810171446.5有效
发明人：吴昌佑;朴东健 -专利权人：三星电子株式会社
申请日： 2008-06-30 - 公布日： 2009-02-18 - 主分类号： H01L27/02 文献下载
摘要：还设置了限定衬底的基体元件区的有源区和限定衬底的浮体元件区的第一元件区上的顺次堆叠的第一埋层图案和第一有源图案的隔离区。也设置了插设在第一埋层图案和衬底之间以及第一埋层图案和第一有源图案之间的第一埋层电介质层。
具有元件基体半导体器件及其制造方法

[发明专利]一种SOI横向功率MOSFET器件-CN201410143075.5在审
发明人：罗小蓉;徐菁;周坤;田瑞超;魏杰;石先龙;张波 -专利权人：电子科技大学
申请日： 2014-04-10 - 公布日： 2014-12-24 - 主分类号： H01L29/78 文献下载
摘要：本发明在漂移区引入介质槽，槽内填充两种或两种以上的介质材料，且介质材料的介电系数低于有源层的介电常数，同时介电系数自下而上逐渐递减；介质槽靠近体区一侧具有体区纵向延伸结构；介质槽与介质埋层之间具有与漂移区掺杂类型相反的半导体埋层变k介质材料填充的介质槽对有源层内电场的调制作用和纵向折叠漂移区的作用使得器件耐压大大提高并缩小器件横向尺寸；体区纵向延伸结构和半导体埋层结构的引入进一步提高了器件耐压，而且增强了对漂移区的耗尽作用，可提高漂移区掺杂浓度，从而降低器件的导通电阻；介质槽还能够降低器件的栅-漏电容，提高器件的频率和输出功率。
一种 soi 横向功率 mosfet 器件