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[发明专利]半导体结构及其制备方法-CN202210404911.5在审
发明人：邵光速;肖德元;邱云松;刘佑铭;蒋懿;苏星松;朱煜寒 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-18 - 公布日： 2023-10-27 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种半导体结构的制备方法，包括：提供基底；于基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻第一沟槽之间的初始有源区，初始有源区包括靠近第一沟槽底部的第一初始源漏区、远离第一沟槽底部的第二初始源漏区和位于第一初始源漏区和第二初始源漏区之间的初始沟道区；形成保护介质层，保护介质层覆盖第二初始源漏端的侧壁和初始沟道区的侧壁；减薄第一初始源漏区；于第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，位线结构沿第一方向延伸。上述半导体结构的制备方法，可以提高位线质量，减小位线结构与源漏区的接触电阻，降低RC延迟。
半导体结构及其制备方法

[发明专利]半导体结构及其制作方法-CN202210329106.0在审
发明人：邵光速;肖德元;邱云松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构良率较低的技术问题，该制作方法包括：在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽；在第一沟槽的侧壁上形成第一绝缘层，第一绝缘层的厚度小于目标值，第一绝缘层围合成第二沟槽；对暴露在第二沟槽内的衬底进行硅化反应；在第二沟槽的侧壁上形成第二绝缘层，第二绝缘层围合成第三沟槽，第一绝缘层和第二绝缘层的厚度之和等于目标值；在第三沟槽内形成隔离层。通过在第一沟槽的侧壁形成第一绝缘层，且其厚度小于目标值，暴露的衬底较多，硅化后的衬底沿第二方向连成一体，以提高半导体结构的性能。
半导体结构及其制作方法

[发明专利]存储器、半导体结构及其形成方法-CN202210349047.3在审
发明人：邵光速;苏星松;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-01 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开是关于半导体技术领域，涉及一种存储器、半导体结构及其形成方法，本公开的形成方法包括：提供衬底；在衬底内形成多组沿第一方向间隔分布的支撑柱，每组支撑柱沿第二方向间隔分布，第一方向与第二方向相交；形成填充相邻支撑柱的顶部间隙的支撑层；采用外延生长工艺在各支撑柱的顶部分别形成外延柱；在各外延柱及各支撑柱共同构成的结构的表面形成电容结构。本公开的半导体结构的形成方法可增加存储容量，提高产品良率。
存储器半导体结构及其形成方法

[发明专利]半导体结构及其制备方法-CN202310661104.6有效
发明人：蒋懿;邱云松;肖德元;胡敏锐;廖昱程;冯道欢 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-06 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法，半导体结构包括：基底，基底包括沿第一方向排布的多个半导体柱，每一半导体柱包括第一源漏区、沟道区以及第二源漏区；沿第一方向延伸的位线，位线位于基底内，位线与每一半导体柱的第一源漏区电接触，位线内具有N型掺杂离子或者P型掺杂离子；位线包括沿第一方向依次交替排布的多个外延层和多个连接层，每一连接层位于每两个相邻的外延层之间且与外延层电接触，每一连接层与每一第一源漏区电接触；沿第二方向延伸的字线，字线位于基底内，字线与沟道区正对。本申请提供的半导体结构及其制备方法至少有利于提高所制备的半导体结构的良率。
半导体结构及其制备方法

[发明专利]半导体结构和半导体结构的制备方法-CN202210303198.5在审
发明人：邵光速;肖德元;白卫平;邱云松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本申请提供一种半导体结构和半导体结构的制备方法，属于半导体技术领域，该半导体结构包括衬底、电容结构、晶体管结构、位线和字线；衬底包括半导体层和隔离层。电容结构设置在衬底上，隔离层位于电容结构和至少部分半导体层之间。晶体管结构和字线设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接。本申请的半导体结构能够有效缓解电容结构的漏电流问题，保证电容结构的性能稳定，提升半导体结构的性能。
半导体结构制备方法

[发明专利]半导体结构和半导体结构的制备方法-CN202210303203.2在审
发明人：邵光速;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体制造技术领域，提供一种半导体结构和半导体结构的制备方法。该半导体结构，包括衬底、电容结构、晶体管结构、多条位线和多条字线；电容结构设置在衬底上，晶体管结构设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接；相邻两条字线之间设置有字线隔离结构，相邻两条位线之间设置有位线隔离结构；字线隔离结构的宽度与位线隔离结构的宽度不相等。本申请能够提高半导体结构在制程中的稳定性，提升半导体结构的性能。
半导体结构制备方法

[发明专利]半导体结构及其制作方法、存储器-CN202210289743.X在审
发明人：苏星松;白卫平;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-23 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种半导体结构及其制作方法、存储器，涉及半导体技术领域，用于解决半导体结构制作困难的技术问题，该半导体结构包括衬底和位于衬底上方的导电结构；导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化。多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化，第一导电结构和第二导电结构形成字线，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与外围电路的电性连接。
半导体结构及其制作方法存储器

[发明专利]存储器及其制作方法-CN202210289745.9在审
发明人：苏星松;肖德元;白卫平 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-23 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种存储器及其制作方法，涉及半导体技术领域，用于解决字线不易制作的技术问题，该制作方法包括：在衬底上形成叠层结构，叠层结构包括沿第一方向交替堆叠设置的牺牲层和有源层；去除位于第一区域的部分叠层结构，形成多条间隔设置且沿第二方向延伸的第一沟槽，第一沟槽暴露衬底，以将位于第一区域的有源层分隔成多个间隔设置的有源柱；去除位于第一区域和第二区域的牺牲层；去除位于第二区域的部分有源层，以在第二区域远离第一区域的一端形成呈台阶状的多个连接层；形成栅极材料层包覆连接层和有源柱。栅极材料层用作字线，通过设置连接层，便于制作字线，并将字线引出。
存储器及其制作方法

[发明专利]半导体结构及其制造方法、存储器及其制造方法-CN202210265812.3在审
发明人： 肖德元;余泳;邵光速 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2022-03-17 - 公布日： 2023-09-29 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构包括至少一个晶体管，所述晶体管包括：沟道，所述沟道包括第一半导体层和环绕所述第一半导体层设置的第二半导体层；所述第二半导体层在所述沟道中引入应变。
半导体结构及其制造方法存储器

[发明专利]存储器及其形成方法-CN202210276127.0在审
发明人：黄娟娟;蒋懿;白卫平;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-21 - 公布日： 2023-09-29 - 主分类号： H10B12/00 文献下载
摘要：本公开提供的存储器的形成方法包括如下步骤：形成衬底、以及位于所述衬底上的半导体层；图案化所述半导体层，形成多个第一隔离结构和沟道区，所述第一隔离结构包括第一通孔和第二通孔、以及位于所述第一通孔和所述第二通孔之间的第一隔离柱；形成填充满所述第一通孔和所述第二通孔的第一填充层；去除所述第一隔离柱，形成位于所述第一填充层中的第三通孔；形成填充满所述第三通孔的阻挡层；去除所述第一填充层，暴露所述沟道区；形成覆盖于所述沟道区表面的栅极层。本公开简化了存储器的制造工艺，减小了相邻栅极层之间的厚度差异，提高了所述存储器内部多个所述栅极层之间的厚度均匀性。
存储器及其形成方法

[发明专利]半导体器件及其形成方法-CN202210252481.X在审
发明人：邵光速;肖德元;邱云松;刘佑铭 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-15 - 公布日： 2023-09-22 - 主分类号： H10B12/00 文献下载
摘要：本公开涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。所述半导体器件的形成方法包括如下步骤：提供衬底；刻蚀所述衬底，形成第一凹槽、以及位于所述第一凹槽下方且与所述第一凹槽连通的第二凹槽；于所述第二凹槽内形成位线；于所述第一凹槽的底部形成覆盖所述位线的隔离层；扩大所述隔离层上方的所述第一凹槽的内径；形成栅极层于内径扩大后的所述第一凹槽的侧壁。本公开增大了用于形成栅极层的空间，简化了栅极层的形成工艺，并提高晶体管的整体性能，进而提高半导体器件的良率。
半导体器件及其形成方法

[发明专利]存储器及其形成方法-CN202210237320.3在审
发明人： 肖德元;邵光速 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-10 - 公布日： 2023-09-22 - 主分类号： H10B12/00 文献下载
摘要：本公开涉及一种存储器及其形成方法。所述存储器的形成方法包括如下步骤：提供初始衬底；刻蚀所述初始衬底，形成多个电容孔、以及与多个所述电容孔一一连通且位于所述电容孔下方的多个凹槽；形成连通相邻的所述凹槽且填充满所述凹槽的隔离层，残留于所述隔离层下方的所述初始衬底作为衬底；形成电容器于所述电容孔内。本公开减少甚至是避免了电容器底部易发生漏电的问题，从而改善了存储器的电性能。
存储器及其形成方法

[发明专利]半导体结构、阵列结构、多层堆叠结构及其制备方法-CN202210249283.8在审
发明人：邵光速;邱云松;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-14 - 公布日： 2023-09-22 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种半导体结构、阵列结构及其制备方法，半导体结构包括：衬底，衬底中具有位线结构；有源区，有源区一端位于位线结构上，在沿垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层的底部与位线结构电连接；字线结构，在垂直于衬底的方向上，字线结构位于有源区相对的两侧；源极和漏极，位于有源区的延伸方向的两端。上述半导体结构中，有源区具有第一通道层和第二通道层，利用第一通道层和第二通道层之间形成的高质量同质结界面，可以提高半导体结构的导通电流，降低漏电流。并且，还可以通过采用具有较少材料缺陷的第二通道层，增加有源区中自由电子的数量，提高导通电流。
半导体结构阵列多层堆叠及其制备方法

[发明专利]一种存储器及其制备方法-CN202210255720.7在审
发明人：杨蒙蒙;白杰;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-15 - 公布日： 2023-09-22 - 主分类号： H10B80/00 文献下载
摘要：本公开实施例提供了一种存储器及其制备方法，其中，所述存储器包括：多个堆叠设置的半导体结构，所述半导体结构包括：第一基底，包括外围电路结构；第一整合电路层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；其中，所述第一基底和所述第二基底包括半导体层。
一种存储器及其制备方法

[发明专利]半导体结构及其制造方法、存储器及其制造方法-CN202210220471.8在审
发明人：邵光速;邱云松;肖德元;苏星松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-08 - 公布日： 2023-09-22 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构包括至少一个晶体管，所述晶体管，包括：沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；栅极，覆盖所述沟道的至少一个侧面；源极和漏极，位于所述沟道的延伸方向的两端。
半导体结构及其制造方法存储器

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