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[实用新型]一种杆状零件的自动分料系统-CN202122793916.5有效
发明人：李普坤;王科朕;吴京山;陈名宇;颜丙勇;李方正;冯文金 -专利权人：威海职业学院（威海市技术学院）
申请日： 2021-11-15 - 公布日： 2022-10-11 - 主分类号： B65G65/48 文献下载
摘要：本实用新型公开了一种杆状零件的自动分料系统，其属于零件上料设备技术领域；本实用新型包括传动机构、拨杆机构及分料杆箱，分料杆箱的四周设置有箱体板，传动机构设有驱动装置和同步带传动结构，驱动装置驱动同步带传动结构运转，同步带传动结构的端部连接有分料转轴，分料转轴的端部连接有分料部；拨杆机构设置在传动机构的上端，拨杆机构设有支撑板、气缸及拨杆，气缸的上端与拨杆转动连接，分料杆箱的底端连接有来料检测装置。本实用新型结构简单，当拨杆机构中的接近开关检测不到杆状原料时，会驱动气缸带动拨杆转动，拨杆前端的拨杆柱会拨动分料杆箱中的杆状原料，解决因原料自锁引起的不连续供料的问题。
一种杆状零件自动系统

[发明专利]一种用作ESD保护的GGNMOS器件及其制作方法-CN201610854759.5有效
发明人：朱天志;颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2016-09-27 - 公布日： 2019-06-04 - 主分类号： H01L27/088 文献下载
摘要：本发明公开了一种用作ESD保护的GGNMOS器件及其制作方法，通过在GGNMOS的漏端延展区设置一个P型掺杂区，以与漏端的NLDD掺杂区之间形成一个悬浮的反向二极管，来改变漏端ESD电流的分布，使ESD泄放电流偏离漏端延展区表面和导通沟道，以此来提高GGNMOS的ESD泄流时的散热能力，提升在器件发生回滞效应时的二次击穿电流，从而提高GGNMOS器件的ESD保护能力。
一种用作 esd 保护 ggnmos 器件及其制作方法

[发明专利]离子注入浓度的校准方法-CN201410141310.5有效
发明人：顾经纶;颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2014-04-08 - 公布日： 2017-07-11 - 主分类号： G06F17/50 文献下载
摘要：本发明揭示了一种离子注入浓度的校准方法。包括获取二次离子质谱的实测曲线；设置离子注入模型，所述模型为两个相互独立的Pearson函数线性相加，并由多个瞬间参数加以限定；分别对所述多个瞬间参数进行调整，使得所述模型与所述实测曲线相吻合，从而获得最佳瞬间参数组。本发明的方法能够准确提取正确校准时离子注入模型的各种瞬间参数，有效的提升生产质量和工艺研发的效率。
离子注入浓度校准方法

[发明专利]提高SOI NMOS器件ESD保护能力的方法以及SOI NMOS器件-CN201610511023.8在审
发明人： 颜丙勇;杜宏亮 -专利权人：上海华力微电子有限公司
申请日： 2016-06-30 - 公布日： 2016-11-16 - 主分类号： H01L23/60 文献下载
摘要：本发明提供了一种提高SOI NMOS器件ESD保护能力的方法以及SOI NMOS器件。本发明的提高SOI NMOS器件ESD保护能力的方法包括：在SOI的硅顶层中进行阱区离子注入以及沟道离子注入以形成器件区域；在器件区域顶部形成栅极氧化层；在栅极氧化层上通过淀积和刻蚀形成包含栅极侧墙的栅极结构；在暴露的硅顶层表面和器件区域表面布置光刻胶层，并且部分地去除器件区域表面上的光刻胶层，从而部分地暴露器件区域表面；利用光刻胶层执行局部倾斜注入，在器件区域内形成局部ESD离子注入区域；在栅极结构两侧分别形成器件区域内的漏极和源极。
提高 soi nmos 器件 esd 保护能力方法以及

[发明专利]ESD NMOS器件结构-CN201610510501.3在审
发明人： 颜丙勇;杜宏亮 -专利权人：上海华力微电子有限公司
申请日： 2016-06-30 - 公布日： 2016-10-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种ESD NMOS器件结构，包括：衬底、形成在衬底内的P阱和N阱、形成在P阱中的NMOS器件源极区域和NMOS器件漏极区域、形成在N阱上部的N型漏极区、形成在P阱区域上方的介于NMOS器件源极区域和NMOS器件漏极区域之间的栅极结构；其中，NMOS器件漏极区域和N型漏极区通过第一浅沟槽隔离隔开。P阱中形成有通过第二浅沟槽隔离与NMOS器件源极区域隔开的保护环区域。
esd nmos 器件结构

[发明专利]改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件-CN201610585568.3在审
发明人： 颜丙勇;杜宏亮 -专利权人：上海华力微电子有限公司
申请日： 2016-07-22 - 公布日： 2016-10-12 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。根据本发明的改善栅极诱导漏极漏电的方法包括：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。
改善栅极诱导漏电方法以及均匀沟道掺杂器件

[发明专利]改善ESD保护能力的SOI NMOS器件及制作方法-CN201410686759.X在审
发明人： 颜丙勇;杜宏亮 -专利权人：上海华力微电子有限公司
申请日： 2014-11-25 - 公布日： 2015-03-04 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种改善ESD保护能力的SOI NMOS器件及制作方法，通过以器件的漏极区域为注入窗口进行倾斜方向的ESD离子注入，在靠近漏极区域内侧的体区沟道底部局部区域形成ESD离子注入区，并通过所述ESD离子注入区引导ESD触发电流流经体区，以增大电流路径的深度范围和减小触发电压，可提高SOI NMOS器件在ESD来临时的反应速度，实现改善器件的ESD保护能力。
改善 esd 保护能力 soi nmos 器件制作方法

[发明专利]SOI PMOS ESD器件及其制备方法-CN201410260770.X在审
发明人： 颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2014-06-12 - 公布日： 2014-09-03 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种SOI PMOS ESD器件及其制备方法，通过在体硅区中的沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置形成ESD施主掺杂离子注入区，从而使得ESD施主掺杂离子注入区能够应用于SOI PMOS ESD器件，此位置的ESD施主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果，减小了漏极区域的击穿电压。
soi pmos esd 器件及其制备方法

[发明专利]SOI NMOS ESD器件及其制备方法-CN201410260799.8在审
发明人： 颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2014-06-12 - 公布日： 2014-08-20 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种SOI NMOS ESD器件及其制备方法，通过在体硅区中位于沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置形成ESD受主掺杂离子注入区，从而使得ESD受主掺杂离子注入区能够应用于SOI器件，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果，减小了漏极区域的击穿电压。
soi nmos esd 器件及其制备方法

[发明专利]一种独立双栅FinFET解析沟道电势分布模型-CN201210347367.1在审
发明人：顾经纶;颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2012-09-17 - 公布日： 2013-07-03 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种独立双栅FinFET解析沟道电势分布模型，包括：通电沟道一侧设有的源极，所述通电沟道背离所述源极的一侧设有漏极，位于所述通电沟道的顶面设有上栅极，所述通电沟道的底面设有下栅极，其特征在于，该器件结构的电势分布模型解析式为：。本发明一种独立双栅FinFET解析沟道电势分布模型，没有使用过多的近似条件，使用了级数方法求解二维泊松方程来建立沟道电势解析模型，本解析模型采用了较为合理的边界条件，未引进复杂的几何结构参数及经验参数，适用于不同的衬底反偏电压、漏极电压等条件，且与数值模拟的结果符合地较好，有着形式简洁，计算精度高，计算速度快的优点。
一种独立 finfet 解析沟道电势分布模型

[发明专利]一种短沟道围栅结构MOSFET的阈值电压解析模型-CN201210204444.8有效
发明人：顾经纶;颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2012-06-20 - 公布日： 2012-11-14 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种计算短沟道围栅结构MOSFET阈值电压的解析模型。在全耗尽以及弱反型的假设下求解二维泊松方程，在一定边界条件的制约下得到沟道电势的分布模型。通过高斯盒子的方法得到栅氧化层的电压降，然后根据本发明定义阈值电压的方法以及本发明求出的沟道电势分布模型推导得到短沟道围栅器件阈值电压解析模型。本发明的阈值电压解析模型形式简洁、物理概念清晰，且计算精度高，为电路级仿真软件提供了新型围栅器件的阈值电压解析模型。
一种沟道结构 mosfet 阈值电压解析模型

[发明专利]一种用于片上静电释放保护的双反馈的电源钳位-CN201210204491.2无效
发明人： 颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2012-06-20 - 公布日： 2012-10-10 - 主分类号： H02H9/00 文献下载
摘要：本发明公开一种用于片上静电释放保护的双反馈的电源钳位，包括在VDD和GND之间采用RC触发的晶体管反馈电路，其中，所述反馈电路包括一P型级联晶体管和一N型级联晶体管，还包括有一电阻，所述电阻用于降低电路正常工作时的大尺寸晶体管电压；所述反馈电路还具有Filter电位点、INV1OUT电位点、INV2OUT电位点和栅极电位点。使用本发明，通过一个P型级联晶体管和一个N型级联晶体管来形成的反馈电路，有效地延长用于静电释放（ESD）电流释放的大尺寸晶体管（BigFET）的导通时间，确保静电释放（ESD）脉冲完全释放，来抑制静电释放（ESD）保护电路的误触发，减小功率钳位电路占用面积和漏电。
一种用于静电释放保护反馈电源

[发明专利]一种改善深亚微米NMOS器件静电释放保护能力的器件-CN201210204468.3无效
发明人： 颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2012-06-20 - 公布日： 2012-10-10 - 主分类号： H01L29/08 文献下载
摘要：本发明公开一种改善深亚微米NMOS器件静电释放保护能力的器件，其中，包括一衬底，所述衬底上具有栅极、漏极和源极，所述衬底还包括有两侧的Poly边缘，在所述Poly边缘的两侧区域和所述漏极的边缘局部区域进行静电释放离子注入，以减少NMOS器件的结漏电流。使用本发明的一种改善深亚微米NMOS器件静电释放保护能力的器件，通过在Poly边缘的两侧区域和漏极靠近AA边缘局部区域进行静电释放（ESD）离子注入，有效地减少45nm静电释放（ESD）的NMOS器件的结漏电流（leakage），同时，还能提高静电释放（ESD）的保护能力。
一种改善微米 nmos 器件静电释放保护能力

[发明专利]一种后栅极单晶体管动态随机存储器的制备方法-CN201110250287.X有效
发明人：黄晓橹;颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-07-11 - 主分类号： H01L21/336 文献下载
摘要：本发明一种后栅极单晶体管动态随机存储器的制备方法解决了现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，DesignforManufacturability）的绝缘体上硅后栅极晶体管动态随机存储器（SOIGate-last1TDRAM）的制备方法，适用于45nm以下一代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。
一种栅极晶体管动态随机存储器制备方法

[发明专利]一种后栅极单晶体管动态随机存储器的制作方法-CN201110265306.6有效
发明人：黄晓橹;颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-09-08 - 公布日： 2012-07-04 - 主分类号： H01L21/8242 文献下载
摘要：本发明公开了一种后栅极单晶体管动态随机存储器的制备方法，以解决现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，Design for Manufacturability）的绝缘体上硅后栅极晶体管动态随机存储器（SOI Gate-last 1T DRAM）的制备方法，适用于45nm及以下代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。使用本发明一种后栅极单晶体管动态随机存储器的制作方法，通过实现不同于常规CMOS工艺的栅源，有效地消除GIDL（栅极感应漏极漏电）效应或者BTBT（带与带之间的隧道穿透）效应，从而抑制漏电，加快充电速率，增大保持时间（retention time）。
一种栅极晶体管动态随机存储器制作方法

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