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[发明专利]用于晶体管接触部的自对准互连特征-CN202310125889.5在审
发明人： L·P·古勒尔;C·D·穆纳辛哈;M·昌德霍克;C·H·华莱士;T·加尼 -专利权人：英特尔公司
申请日： 2023-02-01 - 公布日： 2023-09-05 - 主分类号： H01L27/088 文献下载
摘要：公开了用于晶体管接触部的自对准互连特征。一种集成电路包括：(i)具有耦合到第一源极或漏极接触部的第一源极或漏极区域和第一栅极电极的第一晶体管装置，(ii)具有耦合到第二源极或漏极接触部的第二源极或漏极区域和第二栅极电极的第二晶体管装置，(iii)第一和第二源极或漏极接触部上方的第一电介质材料，(iv)第一和第二栅极电极上方的第二电介质材料，(v)第一和第二电介质材料上方的第三电介质材料，以及(vi)位于第一源极或漏极接触部上方并且与其导电地耦合的互连特征。在示例中，互连特征包括在第三电介质材料内延伸的导电材料的上主体和在第一电介质材料内延伸的导电材料的下主体，在上主体与下主体之间具有界面。
用于晶体管接触对准互连特征

[发明专利]用于形成金属氧化物半导体器件结构的鳍的方法-CN201711419295.6有效
发明人： M·D·贾尔斯;T·加尼 -专利权人：英特尔公司
申请日： 2011-12-21 - 公布日： 2023-08-15 - 主分类号： H01L21/8238 文献下载
摘要：公开了用于在晶体管中形成鳍的方法。在一个实施例中，一种制造器件的方法包括在衬底上形成硅鳍，以及在衬底上且邻近硅鳍形成介电层，从而暴露每个硅鳍的上部区域。随后可以在硅鳍的上部区域上外延生长锗，以形成锗鳍。
用于形成金属氧化物半导体器件结构方法

[发明专利]用于磁阻式随机存储器器件的电接触部-CN201580084066.6有效
发明人： C·J·维甘德;O·戈隆茨卡;K·奥乌兹;K·P·奥布莱恩;T·拉赫曼;B·S·多伊尔;T·加尼;M·L·多齐 -专利权人：英特尔公司
申请日： 2015-11-23 - 公布日： 2023-08-04 - 主分类号： H10N50/80 文献下载
摘要：在本文公开了磁阻式随机存取存储器(MRAM)器件的电接触部和相关存储器结构、器件和方法。例如，MRAM器件的电接触部可包括：钽区；由第一材料形成的阻挡区；以及由第二材料形成并设置在钽区和阻挡区之间的钝化区，其中第二材料包括氮化钽且不同于第一材料。
用于磁阻随机存储器器件接触

[发明专利]具有用来引起压缩沟道应变的栅极插塞的集成电路-CN202211472656.4在审
发明人： M·哈桑;郑元一;B·古哈;S·曼达尔;P·帕特尔;T·加尼;S·M·策;A·S·穆尔蒂 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：本发明的主题是“具有用来引起压缩沟道应变的栅极插塞的集成电路”。公开的实施例针对先进的集成电路结构制作，并且特别地，针对使用栅极插塞来引起压缩沟道应变的集成电路。可以描述或者请求保护其他实施例。
具有用来引起压缩沟道应变栅极集成电路

[发明专利]没有电力输送空间分配的标准单元架构-CN202211471470.7在审
发明人： S·叶梅尼乔格鲁;R·E·申克尔;X·王;M·J·科布林斯基;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L23/48 文献下载
摘要：本公开的实施例涉及先进集成电路结构制作，具体而言涉及没有电力输送空间分配的标准单元架构。可以描述其他实施例或者主张对其的保护。
没有电力输送空间分配标准单元架构

[发明专利]具有用于更大读取稳定性的纳米带宽度调制的SRAM-CN202211475234.2在审
发明人： C·翁;L·古勒尔;S·施里德哈伦;Z·郭;E·卡尔;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H10B10/00 文献下载
摘要：集成电路(IC)静态随机存取存储器(SRAM)包括具有不同纳米带宽度的共线通过栅极晶体管和下拉晶体管。所述通过栅极晶体管之内相对于所述下拉晶体管窄的带宽度可以减小位单元的读取不稳定性，和/或减小与耦接至所述位单元的读取辅助电路相关联的开销。在一些示例中，更窄和更宽带宽度之间的过渡关于访问和下拉晶体管两者的带共享的中心线是对称的。在一些示例中，带宽度过渡定位于由访问和下拉晶体管共享的掺杂半导体区域之内，并且可以定位于端子接触金属化部下方。在一些示例中，围绕不同宽度的带的掺杂半导体区域也具有不同宽度。
具有用于更大读取稳定性纳米宽度调制 sram

[发明专利]钛触点形成-CN202211480298.1在审
发明人： D·南迪;G·杜威;T·加尼;N·哈拉蒂普;M·J·科布林斯基;A·默西 -专利权人：英特尔公司
申请日： 2022-11-22 - 公布日： 2023-06-27 - 主分类号： H01L21/285 文献下载
摘要：形成至硅锗(SiGe)的钛触点包括形成硅化钛层，其中通过在升高的温度下使硅烷(乙硅烷、丙硅烷等)流过钛层来提供用于硅化钛层的硅。硅化钛层可以帮助限制跨硅化钛‑硅锗界面可能发生的钛和锗相互扩散的量，这可以减少(或消除)在随后的退火和其他高温工艺期间SiGe层中空隙的形成。也可以经由硼和锗注入对SiGe层的其上形成钛层的表面进行预先非晶化，以进一步改善SiGe层抗微空隙形成的鲁棒性。所得到的钛触点是热稳定的，因为它们的电阻在经受下游退火和高温处理过程之后基本上保持不变。
触点形成

[发明专利]凹陷且自对准的掩埋电力轨-CN202211483781.5在审
发明人： L·P·古勒尔;J·S·莱布;C·D·穆纳辛哈;C·H·华莱士;T·加尼;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-24 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：实施例包括半导体封装。在实施例中，一种半导体器件包括位于衬底上方的第一非平面晶体管，以及位于所述衬底上方并且与所述第一非平面晶体管平行的第二非平面晶体管。在实施例中，栅极结构在所述第一非平面晶体管和所述第二非平面晶体管上方。在实施例中，电力轨在所述第一非平面晶体管和所述第二非平面晶体管之间。在实施例中，所述电力轨的顶表面在所述栅极结构的顶表面下方。
凹陷对准掩埋电力

[发明专利]具有自对准盆状架构的集成电路-CN202211462565.2在审
发明人： D·S·拉夫里克;Y·秋;M·K·哈兰;A·B·加德纳;L·P·古勒尔;A·C-H·韦;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：本公开的实施例涉及先进集成电路结构制作，并且具体而言涉及具有自对准盆状架构的集成电路。可以描述其他实施例或者主张对其的保护。
具有对准架构集成电路

[发明专利]具有用于改进接触电阻的外延源极/漏极衬层的晶体管-CN202211468088.0在审
发明人： C·C·邦伯格;A·默西;T·加尼;J·南;A·波旺德 -专利权人：英特尔公司
申请日： 2022-11-22 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：一种集成电路(IC)结构、IC器件、IC器件组件及其形成方法。IC结构包括晶体管器件，晶体管器件包括：沟道结构，包括半导体材料；栅极堆叠体，包括金属，栅极堆叠体在沟道结构上；源极结构，在栅极堆叠体的第一侧处的第一沟槽中；漏极结构，在栅极堆叠体的第二侧处的第二沟槽中；源极结构和漏极结构中的各个结构包括源极或漏极(源极/漏极)衬层，源极或漏极衬层包括与第一沟槽和第二沟槽中的对应沟槽的表面共形的掺杂外延层；填充结构，填充第一沟槽和第二沟槽中的对应沟槽的一部分，填充结构与源极/漏极衬层相邻并且与源极/漏极衬层在组成上不同；以及金属触点结构，耦合到源极结构和漏极结构中的相应结构。
具有用于改进接触电阻外延漏极衬层晶体管

[发明专利]具有源漏区上用于改善接触电阻的掺杂本征锗盖的晶体管-CN202211472472.8在审
发明人： C·C·邦贝格尔;N·米努蒂洛;R·C·海斯迈尔;Y·托尔斯托娃;Y·J·张;T·加尼;廖思雅;A·穆尔蒂;P·帕特尔 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/092 文献下载
摘要：一种集成电路（IC）结构、IC器件、IC器件组装件及其形成方法。IC结构包括在衬底上的晶体管器件，晶体管器件包括：包含金属的栅结构，该栅结构在沟道结构上；位于栅结构的第一侧的第一沟槽中的源结构；位于栅结构的第二侧的第二沟槽中的漏结构；在源结构和漏结构中的各个结构上的盖层，盖层包含与源结构或漏结构的对应结构的半导体材料同族的半导体材料，其中，盖层中的p‑型掺杂剂的同位素代表盖层的p‑型同位素含量的至少约95%的原子百分比；以及耦合到源结构和漏结构中的相应结构的金属接触结构。
有源漏区上用于改善接触电阻掺杂征锗盖晶体管

[发明专利]经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓-CN202211472723.2在审
发明人： C·C·邦伯格;K·詹布纳坦;A·穆尔蒂;J·南;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/092 文献下载
摘要：本申请名称为“经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓”。在一个实施例中，一种集成电路包括衬底、缓冲层、源区、漏区、沟道区和栅结构。所述衬底包括硅。所述缓冲层处于所述衬底上方，并且包括在与所述衬底的界面附近具有缺陷的半导体材料。所述缓冲层还包括在所述缺陷之中所注入的离子。所述源区和漏区处于所述缓冲层上方，以及所述沟道区处于所述缓冲层上方以及所述源区与漏区之间。所述栅结构在所述沟道区上方。
经由缓冲中的离子注入应变补偿防止晶圆弓

[发明专利]具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构-CN202211473650.9在审
发明人： M·哈桑;N·库马尔;R·沙;A·S·穆尔蒂;P·帕特尔;T·加尼;T·迈耶;C·邦伯格尔;G·A·格拉斯;S·M·西亚;A·H·贾哈吉尔 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：本公开的发明名称是“具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构”。描述了具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构，以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。例如，一种集成电路结构包含纳米线的竖直布置。栅极堆叠在纳米线的所述竖直布置上方。第一外延源极或漏极结构位于纳米线的所述竖直布置的第一端。第二外延源极或漏极结构位于纳米线的所述竖直布置的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。
具有衬底连接结构环绕栅极集成电路

[发明专利]硅化钛接触部和低温、高锗、高硼SIGE:B PEPI-CN202211455280.6在审
发明人： D·南迪;C·邦伯格;D·兰卡斯特;G·杜威;S·K·帕蒂尔;M·J·科布林斯基;A·S·穆尔蒂;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：本公开的发明名称是“硅化钛接触部和低温、高锗、高硼SIGE:B PEPI”。描述了具有受限外延源极或漏极结构的全环绕栅极集成电路结构。例如，集成电路结构包括子鳍上方的多个纳米线。栅极叠层在多个纳米线和子鳍之上。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括：i）锗和硼的第一PMOS外延（pEPI）区域；ii）在接触部位置处、在第一pEPI区域上的硅、锗和硼的第二pEPI区域；iii）在第二pEPI区域上的硅化钛导电接触材料。
硅化钛接触低温 sige pepi

[发明专利]具有落在电介质锚点上的金属栅极插塞的集成电路结构-CN202211452816.9在审
发明人： M·哈桑;M·K·哈兰;T·加尼;A·S·穆尔蒂;R·沙阿 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：描述了具有落在电介质锚点上的金属栅极插塞的集成电路结构，以及制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。例如，一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
具有落在电介质锚点上金属栅极集成电路结构

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