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[发明专利]具有包括再生长中心部分的源极或漏极结构的全环栅集成电路结构-CN202211473362.3在审
发明人： M·哈桑;N·库玛尔;R·沙阿;A·S·默西;P·帕特尔;L·P·古勒尔;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：描述了具有包括再生长中心部分的源极或漏极结构的全环栅集成电路结构，以及制造具有包括再生长中心部分的源极或漏极结构的全环栅集成电路结构的方法。例如，一种集成电路结构包括纳米线的垂直布置。栅极堆叠体在纳米线的垂直布置上方。第一外延源极或漏极结构在纳米线的垂直布置的第一端处。第二外延源极或漏极结构在纳米线的垂直布置的第二端处。第一或第二外延源极或漏极结构中的一个或两个具有在外部部分内的中心部分，以及在中心部分和外部部分之间的界面。
具有包括再生中心部分结构全环栅集成电路

[发明专利]具有富硅帽盖层的低温高锗高硼SiGe:B pEPI-CN202211011540.0在审
发明人： D·南迪;C·邦伯格;R·沙阿;G·杜威;N·哈拉蒂普;M·J·科布林斯基;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-04-07 - 主分类号： H01L27/088 文献下载
摘要：描述了具有被限制的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构，包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
具有富硅帽盖层低温高锗高硼 sige pepi

[发明专利]自对准栅极切口结构-CN202210849335.5在审
发明人： A·C-H·韦;A·S·默西;Y-C·程;R·佩尔斯;G·布歇 -专利权人：英特尔公司
申请日： 2022-07-19 - 公布日： 2023-04-07 - 主分类号： H01L21/8238 文献下载
摘要：本文提供的技术用以形成具有自对准栅极切口结构的半导体装置。在示例中，相邻半导体装置均包括在源极区域和漏极区域之间延伸的半导体区域以及在相邻半导体装置的半导体区域之上延伸的栅极层。包括电介质材料的栅极切口结构在相邻半导体装置之间中断该栅极层。由于形成栅极切口结构的工艺的原因，栅极切口结构与相邻半导体装置中的一个的半导体区域之间的距离基本等同于栅极切口结构与相邻半导体装置中的另一个的半导体区域之间的距离(例如，相对于其处于1.5nm以内)。
对准栅极切口结构

[发明专利]具有电介质栅极墙和电介质栅极插塞的集成电路结构-CN202211005222.3在审
发明人： M·K·哈兰;M·哈桑;T·加尼;A·S·默西 -专利权人：英特尔公司
申请日： 2022-08-22 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：描述了具有电介质栅极墙和电介质栅极插塞的集成电路结构，以及制造具有电介质栅极墙和电介质栅极插塞的集成电路结构的方法。例如，集成电路结构包括具有突出于浅沟槽隔离(STI)结构上方的部分的子鳍。多个水平堆叠的纳米线在子鳍之上。栅极电介质材料层在子鳍的突出部分之上，在STI结构之上，并围绕水平堆叠的纳米线。导电栅极层在栅极电介质材料层之上。导电栅极填充材料在导电栅极层之上。电介质栅极墙与子鳍和多个水平堆叠的纳米线横向间隔开，电介质栅极墙在STI结构上。电介质栅极插塞在电介质栅极墙上。
具有电介质栅极集成电路结构

[发明专利]具有掺杂子鳍状物的全环栅集成电路结构-CN202211011422.X在审
发明人： S·M·塞亚;A·D·利拉克;P·基斯;C·韦伯;R·米恩德鲁;A·S·默西;B·古哈;M·哈桑;W·许;T·加尼;C·韩;K·帕克;S·奥马尔 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-03-28 - 主分类号： H01L27/092 文献下载
摘要：描述了具有掺杂子鳍状物的全环栅集成电路结构，以及制造具有掺杂子鳍状物的全环栅集成电路结构的方法。例如，集成电路结构包括具有阱掺杂剂的子鳍状物结构。水平半导体纳米线的垂直布置在子鳍状物结构上方。栅极堆叠体围绕水平半导体纳米线的垂直布置的沟道区域，栅极堆叠体覆盖在子鳍状物结构上。一对外延源极结构或漏极结构在水平半导体纳米线的垂直布置的第一和第二端处。
具有掺杂子鳍状物全环栅集成电路结构

[发明专利]用于热稳定性和低PMOS接触电阻率的利用锗和硼注入物预非晶化的富硅覆盖层-CN202211016764.0在审
发明人： D·南迪;M·J·科布林斯基;G·杜威;C-H·崔;H·W·肯内尔;B·J·克里斯特;A·阿利亚鲁昆朱;C·邦伯格;R·沙阿;R·米恩德鲁;S·M·塞亚;C·穆纳辛哈;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2022-08-24 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：描述了具有受限的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构包括在子鳍状物之上的多个纳米线。栅极堆叠体在多个纳米线和子鳍状物上方。外延源极或漏极结构在多个纳米线的相对端上。外延源极或漏极结构包括锗和硼、以及保护层，保护层包括至少部分地覆盖外延源极或漏极结构的硅和锗。包括硅化钛的导电触点在外延源极或漏极结构上。
用于热稳定性 pmos 接触电阻率利用注入物预非晶化覆盖层

[发明专利]用于晶体管集成的纳米线-CN201680082988.8有效
发明人： G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2016-03-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：本文描述的特定实施例提供了可以包括纳米线沟道的一种电子器件。纳米线沟道可以包括纳米线，并且纳米线可以间隔开大约十五(15)埃或小于15埃。纳米线沟道可以包括多于十(10)个纳米线，并且可以由MXene材料建立。
用于晶体管集成纳米

[发明专利]集成电路及其形成方法-CN201680081627.1有效
发明人： C·S·莫哈帕特拉;G·A·格拉斯;A·S·默西;K·贾姆布纳坦;W·拉赫马迪;G·杜威;T·加尼;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2016-03-11 - 公布日： 2022-11-15 - 主分类号： H01L29/78 文献下载
摘要：公开了用于使用牺牲性IV族半导体材料层来形成包括一个或多个III‑V族半导体材料纳米线的晶体管的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括在IV族材料缓冲层(例如硅、锗、或者硅锗)上形成的III‑V族材料(例如砷化铟镓、砷化铟或锑化铟)，使得稍后可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III‑V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III‑V族材料层可以以假晶的方式生长到下面的IV族材料，以便不形成失配位错。该技术可以用于形成包括任何数量的纳米线的晶体管。
集成电路及其形成方法

[发明专利]具有严格控制的多个鳍状物高度的FINFET的集成方法-CN201580080409.1有效
发明人： S·金;J·T·卡瓦列罗斯;A·S·默西;G·A·格拉斯;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2015-06-27 - 公布日： 2022-10-14 - 主分类号： H01L21/8234 文献下载
摘要：一种方法，包括：在衬底上形成非平面器件的鳍状物，所述鳍状物包括在第一层和第三层之间的第二层；用电介质材料代替所述第二层；以及在所述鳍状物的沟道区上形成栅极叠层。一种装置，包括：在衬底上的第一多栅极器件，其包括：包括电介质层上的导电层的鳍状物，布置在所述鳍状物的沟道区中的所述导电层上的栅极叠层，以及在所述鳍状物中形成的源极和漏极；以及在所述衬底上的第二多栅极器件，其包括：包括由电介质层分离的第一导电层和第二导电层的鳍状物，布置在所述鳍状物的沟道区中的所述第一导电层和所述第二导电层中的栅极叠层，以及在所述鳍状物中形成的源极和漏极。
具有严格控制多个鳍状物高度 finfet 集成方法

[发明专利]用于具有双侧金属化的半导体器件的背侧接触电阻减小-CN201680086318.3有效
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·S·莫哈帕特拉;M·J·科布林斯基;P·莫罗 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2022-09-13 - 主分类号： H01L29/78 文献下载
摘要：公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。
用于具有金属化半导体器件接触电阻减小

[发明专利]用于两侧金属化的半导体器件的背面源极/漏极替换-CN201680088794.9有效
发明人： G·A·格拉斯;K·贾姆布纳坦;A·S·默西;C·S·莫哈帕特拉;P·莫罗;M·J·科布林斯基 -专利权人：英特尔公司
申请日： 2016-09-30 - 公布日： 2022-08-30 - 主分类号： H01L29/78 文献下载
摘要：公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。
用于两侧金属化半导体器件背面替换

[发明专利]位于宽子鳍状物上的薄沟道区-CN201480083582.2有效
发明人： S·K·加德纳;W·拉赫马迪;M·V·梅茨;G·杜威;J·T·卡瓦列罗斯;C·S·莫哈帕特拉;A·S·默西;N·拉哈尔-乌拉比;N·M·泽利克;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2022-08-09 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种器件，该器件包括：鳍状物结构，其包括上部分和下部分，上部分具有的底表面直接接触下部分的上表面；其中(a)下部分被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中；(b)底表面具有底部最大宽度并且上表面具有大于底部最大宽度的上部最大宽度；(c)底表面覆盖上表面的中间部分但不覆盖上表面的横向部分；并且(d)上部分包括上Ⅲ‑Ⅴ材料，并且下部分包括不同于上Ⅲ‑Ⅴ材料的下Ⅲ‑Ⅴ材料。在本文中描述了其它实施例。
位于宽子鳍状物上沟道

[发明专利]具有掺杂的外延区域的半导体器件及其制造方法-CN201610841907.X有效
发明人： A·S·默西;D·B·奥贝蒂内;T·加尼;A·J·派特 -专利权人：英特尔公司
申请日： 2010-11-29 - 公布日： 2022-07-26 - 主分类号： H01L29/165 文献下载
摘要：本发明涉及一种具有掺杂的外延区域的半导体器件及其制造方法。本发明的实施例描述了半导体器件上的外延区域。在一个实施例中，通过循环的沉积‑蚀刻工艺来在衬底上沉积所述外延区域。用外延帽层来回填在循环的沉积‑蚀刻工艺期间在间隔体下方产生的空腔。所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。
具有掺杂外延区域半导体器件及其制造方法

[发明专利]每参与者的多视角安全上下文-CN202080053814.5在审
发明人： J·J·小菲茨-杰拉尔德;A·S·默西 -专利权人：帕洛阿尔托网络股份有限公司
申请日： 2020-07-20 - 公布日： 2022-03-18 - 主分类号： H04L9/40 文献下载
摘要：已经创建了灵活的安全系统，该系统允许适应用户行为的动态本质的灵活安全操作，同时也允许安全相关操作本身是动态的。这种灵活的系统包括持续收集和/或更新每参与者的多视角“安全上下文”，并促进这些多视角安全上下文的使用，以用于关于用户的安全相关操作。这些安全相关操作可以包括基于策略的安全实施和检查。安全平台组件或安全实体使用用户或参与者的多视角安全上下文。将参与者的来自不同源的随时间的行为信息聚合并维护到数据结构中，允许安全平台组件或实体具有参与者的从一个或多个安全视角的历史上下文。形成安全上下文的描述符可以源自具有用户行为和/或用户属性可见性的各种源。
参与者视角安全上下文

[发明专利]异质外延N型晶体管与P型晶体管的基于阱的集成-CN201580080303.1有效
发明人： W·拉赫马迪;M·V·梅茨;G·杜威;C·S·莫哈帕特拉;J·T·卡瓦列罗斯;A·S·默西;N·M·拉哈尔-乌拉比;T·加尼 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2022-03-08 - 主分类号： H01L27/092 文献下载
摘要：非硅鳍状物结构从衬底的阱凹陷中的晶体异质外延阱材料延伸。III‑V鳍式FET可以形成于阱凹陷内的鳍状物结构上，而IV族鳍式FET形成于衬底的与阱凹陷相邻的区域中。阱材料可以被围绕穿过隔离材料的柱的非晶隔离材料与衬底电隔离，柱将阱材料耦合到衬底的晶种表面并捕获晶体生长缺陷。可以通过横向外延过生长在阱隔离材料之上扩展柱，并利用高质量的单晶填充阱凹陷。可以使阱材料与相邻衬底区域平面化。可以从阱材料制造n型鳍状物结构，接着从衬底或第二外延阱制造p型鳍状物结构。
外延晶体管基于集成

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