[发明专利]半导体结构的制造方法在审
| 申请号： | 201811266881.6 | 申请日： | 2018-10-29 |
| 公开（公告）号： | CN109841575A | 公开（公告）日： | 2019-06-04 |
| 发明（设计）人： | 苏嘉伟;颜甫庭;蔡腾群 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L21/28 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 11006 | 代理人： | 徐金国 |
| 地址： | 中国台湾新竹市*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种半导体结构的制造方法包括：在基板上方形成金属层；在金属层上方形成介电层；移除介电层的第一部分以暴露金属层的第一部分，同时介电层的第二部分余留在金属层上；在介电层的第二部分上选择性形成第一抑制剂，同时金属层不由第一抑制剂覆盖；以及在金属层的已暴露的第一部分上选择性沉积第一硬遮罩，同时第一抑制剂不由第一硬遮罩覆盖。 | ||
| 搜索关键词： | 金属层 介电层 抑制剂 半导体结构 遮罩 选择性沉积 选择性形成 暴露 基板 移除 覆盖 制造 | ||
【主权项】：
1.一种半导体结构的制造方法，其特征在于，包含：在一基板上方形成一金属层；在该金属层上方形成一介电层；移除该介电层的一第一部分以暴露该金属层的一第一部分，同时该介电层的一第二部分余留在该金属层上；在该介电层的该第二部分上选择性形成一第一抑制剂，同时该金属层不由该第一抑制剂覆盖；以及在该金属层的该已暴露的第一部分上选择性沉积一第一硬遮罩，同时该第一抑制剂不由该第一硬遮罩覆盖。
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- 2016-05-27 - 2019-09-24 - H01L21/8238
- 本发明涉及一种使用密闭外延生长技术形成的半导体装置，其包含：隔离区，其横向界定半导体基板中的主动区；栅极结构，其位在该主动区上面；侧壁间隔物，其与该栅极结构的侧壁相邻；蚀刻终止层，其位在该主动区的一部分上面并予以覆盖；层间介电材料，其位在该主动区上面并覆盖该蚀刻终止层；密闭隆起源极/漏极区，其位在该主动区的上表面上与其接触，其中，该密闭隆起源极/漏极区在该侧壁间隔物的下侧壁表面部分与该蚀刻终止层的侧壁表面的至少一部分之间横向延伸并与其接触；以及传导接触组件，其延伸穿过该层间介电材料并直接接触该密闭隆起源极/漏极区的上表面。
- 堆叠式环栅纳米片CMOS器件结构及其制造方法-201910500728.3
- 殷华湘;叶甜春;张青竹;姚佳欣 - 中国科学院微电子研究所
- 2019-06-11 - 2019-09-17 - H01L21/8238
- 本发明提供一种堆叠式环栅纳米片CMOS器件的制造方法，包括：提供衬底，衬底的一侧具有支撑部，沿支撑部的延伸方向在支撑部上交替层叠设置牺牲层与沟道层，支撑部、牺牲层与沟道层构成鳍结构，NMOS使用第一材料的沟道层，PMOS使用第二材料的沟道层，且各自的沟道层同为对方的牺牲层，第二材料的空穴迁移率大于第一材料的空穴迁移率；形成跨鳍结构的假栅叠层，在位于假栅叠层两侧的鳍结构中形成源/漏区；通过选择性腐蚀工艺，依次去除NMOS/PMOS的假栅叠层以及其所覆盖的牺牲层，以使沟道层中位于源/漏区之间的部分表面裸露，具有裸露表面的沟道层构成纳米片阵列；绕纳米片阵列中各纳米片的外周形成栅叠层结构。
- 一种半导体器件及其制造方法、电子装置-201510623123.5
- 蔡国辉 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2015-09-25 - 2019-09-03 - H01L21/8238
- 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有NMOS区和PMOS区的半导体衬底，在半导体衬底上形成有栅极结构以及位于栅极结构两侧的源/漏区；在半导体衬底上形成掩膜层以覆盖栅极结构；蚀刻位于PMOS区的源/漏区上方的掩膜层以及半导体衬底，以在PMOS区的源/漏区中形成凹槽；通过外延生长工艺在掩膜层的表面形成牺牲物质颗粒；使凹槽转变为∑状凹槽的同时去除牺牲物质颗粒，并在∑状凹槽中形成锗硅层；去除掩膜层。根据本发明，可以有效去除形成用于外延生长锗硅的凹槽时生成的污染物，进一步改善凹槽的表面状况，提升外延生长的锗硅的质量。
- 一种半导体器件及其制作方法和电子装置-201510264465.2
- 张城龙;纪世良;张海洋 - 中芯国际集成电路制造（上海）有限公司
- 2015-05-21 - 2019-09-03 - H01L21/8238
- 本发明涉及一种半导体器件及其制作方法和电子装置，提供具有PMOS区域和NMOS区域的半导体衬底，PMOS区域包括第一虚拟栅极，NMOS区域包括第二虚拟栅极，在半导体衬底上还形成有环绕第一和第二虚拟栅极并露出第一和第二虚拟栅极顶面的层间介电层；去除第一虚拟栅极以形成沟槽；在沟槽中和层间介电层上沉积形成功函数金属层；执行平坦化工艺；在半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使功函数金属层记忆部分或者全部硬掩膜层的拉伸应力。该方法减少了PMOS区域中功函数金属层的损伤，同时没有影响器件性能和结构，进而避免了在晶片边缘的SWL失效的问题，最终提高了器件的良品率。
- 一种半导体器件及其制备方法、电子装置-201510661897.7
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2015-10-14 - 2019-09-03 - H01L21/8238
- 本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片，其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有环绕所述鳍片的NMOS栅极，在所述PMOS区域上形成有环绕所述鳍片的PMOS栅极；步骤S2：在所述NMOS栅极的两侧执行口袋离子注入；步骤S3：在所述NMOS栅极的两侧执行LDD离子注入，以形成NMOS LDD扩展区；步骤S4：在所述PMOS栅极的两侧形成第一凹槽并进行预烘烤步骤S5：在所述第一凹槽中外延生长第一半导体材料层并进行原位掺杂，以形成PMOS抬升源漏；步骤S6：执行退火步骤，以使所述原位掺杂的离子扩散至所述PMOS栅极的下方，以形成PMOS LDD扩展区。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
