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[发明专利]具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构-CN202211473650.9在审
发明人： M·哈桑;N·库马尔;R·沙;A·S·穆尔蒂;P·帕特尔;T·加尼;T·迈耶;C·邦伯格尔;G·A·格拉斯;S·M·西亚;A·H·贾哈吉尔 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：本公开的发明名称是“具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构”。描述了具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构，以及制作具有带衬底连接部的源极或漏极结构的全环绕栅极集成电路结构的方法。例如，一种集成电路结构包含纳米线的竖直布置。栅极堆叠在纳米线的所述竖直布置上方。第一外延源极或漏极结构位于纳米线的所述竖直布置的第一端。第二外延源极或漏极结构位于纳米线的所述竖直布置的第二端。所述第一或第二外延源极或漏极结构之一或两者具有上部和下外延延伸部。
具有衬底连接结构环绕栅极集成电路

[发明专利]用于晶体管集成的纳米线-CN201680082988.8有效
发明人： G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2016-03-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：本文描述的特定实施例提供了可以包括纳米线沟道的一种电子器件。纳米线沟道可以包括纳米线，并且纳米线可以间隔开大约十五(15)埃或小于15埃。纳米线沟道可以包括多于十(10)个纳米线，并且可以由MXene材料建立。
用于晶体管集成纳米

[发明专利]集成电路及其形成方法-CN201680081627.1有效
发明人： C·S·莫哈帕特拉;G·A·格拉斯;A·S·默西;K·贾姆布纳坦;W·拉赫马迪;G·杜威;T·加尼;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2016-03-11 - 公布日： 2022-11-15 - 主分类号： H01L29/78 文献下载
摘要：公开了用于使用牺牲性IV族半导体材料层来形成包括一个或多个III‑V族半导体材料纳米线的晶体管的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括在IV族材料缓冲层(例如硅、锗、或者硅锗)上形成的III‑V族材料(例如砷化铟镓、砷化铟或锑化铟)，使得稍后可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III‑V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III‑V族材料层可以以假晶的方式生长到下面的IV族材料，以便不形成失配位错。该技术可以用于形成包括任何数量的纳米线的晶体管。
集成电路及其形成方法

[发明专利]具有严格控制的多个鳍状物高度的FINFET的集成方法-CN201580080409.1有效
发明人： S·金;J·T·卡瓦列罗斯;A·S·默西;G·A·格拉斯;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2015-06-27 - 公布日： 2022-10-14 - 主分类号： H01L21/8234 文献下载
摘要：一种方法，包括：在衬底上形成非平面器件的鳍状物，所述鳍状物包括在第一层和第三层之间的第二层；用电介质材料代替所述第二层；以及在所述鳍状物的沟道区上形成栅极叠层。一种装置，包括：在衬底上的第一多栅极器件，其包括：包括电介质层上的导电层的鳍状物，布置在所述鳍状物的沟道区中的所述导电层上的栅极叠层，以及在所述鳍状物中形成的源极和漏极；以及在所述衬底上的第二多栅极器件，其包括：包括由电介质层分离的第一导电层和第二导电层的鳍状物，布置在所述鳍状物的沟道区中的所述第一导电层和所述第二导电层中的栅极叠层，以及在所述鳍状物中形成的源极和漏极。
具有严格控制多个鳍状物高度 finfet 集成方法

[发明专利]用于具有双侧金属化的半导体器件的背侧接触电阻减小-CN201680086318.3有效
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·S·莫哈帕特拉;M·J·科布林斯基;P·莫罗 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2022-09-13 - 主分类号： H01L29/78 文献下载
摘要：公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。
用于具有金属化半导体器件接触电阻减小

[发明专利]用于两侧金属化的半导体器件的背面源极/漏极替换-CN201680088794.9有效
发明人： G·A·格拉斯;K·贾姆布纳坦;A·S·默西;C·S·莫哈帕特拉;P·莫罗;M·J·科布林斯基 -专利权人：英特尔公司
申请日： 2016-09-30 - 公布日： 2022-08-30 - 主分类号： H01L29/78 文献下载
摘要：公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。
用于两侧金属化半导体器件背面替换

[发明专利]用于高质量界面的替换沟道蚀刻-CN201580080341.7有效
发明人： G·A·格拉斯;庞英;N·G·米斯特卡维;A·S·默西;T·加尼;H-L·赵 -专利权人：英特尔公司
申请日： 2015-06-24 - 公布日： 2022-02-11 - 主分类号： H01L21/8238 文献下载
摘要：公开了用于定制基于鳍状物的晶体管器件以提供各种范围的沟道构造和/或材料系统并且在同一集成电路管芯内的技术。经由被配置成提供无小面且不具有离子损伤或具有低离子损伤的沟槽底部的湿法和/或干法蚀刻化学方式来去除牺牲鳍状物。然后利用期望的半导体材料填充沟槽。具有低离子损伤和无小面形貌的沟槽底部促进了衬底和替换材料之间的无缺陷或低缺陷的界面。在实施例中，使第一组牺牲硅鳍状物中的每一个凹陷并将其替换为p型材料，以及使第二组牺牲鳍状物中的每一个凹陷并将其替换为n型材料。另一个实施例可以包括原生鳍状物(例如，Si)和替换鳍状物(例如，SiGe)的组合。另一个实施例可以包括全部是相同构造的替换鳍状物。
用于质量界面替换沟道蚀刻

[发明专利]在替代沟道FINFET中的子鳍状物侧壁钝化-CN201580080325.8有效
发明人： G·A·格拉斯;Y·庞;A·S·默西;T·加尼;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2015-06-24 - 公布日： 2022-02-11 - 主分类号： H01L27/092 文献下载
摘要：公开了通过使用子鳍状物钝化层来减少基于鳍状物的晶体管的截止状态泄漏的技术。在一些情况下，所述技术可以包括在体硅衬底中形成牺牲鳍状物以及沉积和平坦化浅沟槽隔离(STI)材料，去除并用替代材料(例如，SiGe或III‑V族材料)替代牺牲硅鳍状物，去除STI材料的至少部分以暴露出替代鳍状物的子鳍状物区域，向暴露出的子鳍状物应用钝化层/处理/剂，以及再沉积和平坦化附加的STI材料。然后可以执行标准晶体管形成工艺以完成晶体管器件。该技术总体上提供为基于STI的沟槽中生长的结构添加任意钝化层的能力。钝化层抑制子鳍状物源极‑漏极(和漏极‑源极)电流泄漏。
替代沟道 finfet 中的子鳍状物侧壁钝化

[发明专利]包括硅化钛材料的集成电路结构-CN202011542839.X在审
发明人： D·S·拉夫里克;G·A·格拉斯;T·T·特勒格尔;S·维什瓦纳特;J·K·杰哈;J·F·理查兹;A·S·默西;S·慕克吉 -专利权人：英特尔公司
申请日： 2020-12-23 - 公布日： 2021-12-28 - 主分类号： H01L29/45 文献下载
摘要：描述了用于制造包括硅化钛材料的集成电路结构的方法和所得的结构。在示例中，集成电路结构包括半导体鳍状物、栅极电极，所述半导体鳍状物在衬底上方，所述栅极电极在半导体鳍状物的一部分的顶部之上并且与半导体鳍状物的该部分的侧壁相邻。硅化钛材料在栅极电极的第一侧处和第二侧处与第一外延半导体源极或漏极结构和第二外延半导体源极或漏极结构中的每一个直接接触。硅化钛材料与第一外延半导体源极或漏极结构和第二外延半导体源极或漏极结构中的每一个的非平坦形貌共形并且气密密封第一外延半导体源极或漏极结构和第二外延半导体源极或漏极结构中的每一个的非平坦形貌。硅化钛材料具有包括95％或更大化学计量的TiSi2的总原子组成。
包括硅化钛材料集成电路结构

[发明专利]防止子沟道漏电流的半导体装置-CN201480083566.3有效
发明人： K·贾姆布纳坦;G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;S·M·塞亚;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-22 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种装置，该装置包括：衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部和底部部分、包括多数载流子的沟道、以及外延(EPI)层；绝缘层，其包括邻近鳍状物顶部和底部部分的绝缘层顶部和底部部分；其中(a)EPI层包括IV族和III‑V族材料中的一种或多种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其低于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。本文描述了其它实施例。
防止沟道漏电半导体装置

[发明专利]用于外延生长源极/漏极晶体管区域的碳基界面-CN201580080044.2有效
发明人： G·A·格拉斯;P·H·基斯;H·W·肯内尔;R·米恩德鲁;A·S·默西;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2015-06-19 - 公布日： 2021-10-01 - 主分类号： H01L29/165 文献下载
摘要：公开了用于在外延生长的S/D区域和沟道区域之间形成具有一个或多个碳基界面层的p‑MOS晶体管的技术。在一些情况下，碳基界面层可以包括具有大于20％碳的碳含量和0.5‑8nm的厚度的单层。在一些情况下，碳基界面层可以包括具有小于5％的碳含量和2‑10nm的厚度的单层。在一些这样的情况下，单层还可以包括硼掺杂硅(Si:B)或硼掺杂硅锗(SiGe:B)。在一些情况下，一个或多个附加界面层可以沉积在碳基界面层上，其中附加界面层包括Si:B和/或SiGe:B。这些技术可用于改善短沟道效应，并改善所得晶体管的有效栅极长度。
用于外延生长晶体管区域界面

[发明专利]集成电路结构中的源极/漏极区-CN202011515928.5在审
发明人：马子烜;A·S·墨菲;G·A·格拉斯;B·古哈 -专利权人：英特尔公司
申请日： 2020-12-21 - 公布日： 2021-09-28 - 主分类号： H01L29/78 文献下载
摘要：本发明标题为“集成电路结构中的源极/漏极区”。在本文中公开了集成电路（IC）结构中的源极/漏极区以及相关方法和组件。例如，在一些实施例中，IC结构可以包括：沟道区，所述沟道区包括第一半导体导线和第二半导体导线；以及接近沟道区的源极/漏极区，其中，源极/漏极区包括接近第一半导体导线的端部的第一半导体部分，源极/漏极区包括接近第二半导体导线的端部的第二半导体部分，并且，源极/漏极区包括至少部分地位于第一半导体部分与第二半导体部分之间的接触金属。
集成电路结构中的漏极区

[发明专利]富铟NMOS晶体管沟道-CN201580080235.9有效
发明人： C·S·莫哈帕特拉;A·S·默西;G·A·格拉斯;T·加尼;W·拉赫马迪;J·T·卡瓦列罗斯;G·杜威;M·V·梅茨;H·W·肯内尔 -专利权人：英特尔公司
申请日： 2015-06-23 - 公布日： 2021-08-17 - 主分类号： H01L29/10 文献下载
摘要：公开了用于形成具有通过含铝层与子鳍状物电隔离的富铟沟道区的高移动性NMOS基于鳍状物的晶体管的技术。含铝层可以设置在包括富铟沟道区的含铟层内，或可以设置在含铟层与子鳍状物之间。含铟层的铟浓度可以从含铝阻挡层附近的贫铟浓度渐变到富铟沟道层处的富铟浓度。根据一些示例性实施例，富铟沟道层在鳍状物的顶部处或在其它情况下处于附近。渐变可以是有意的和/或由于富铟沟道层和含铝阻挡层对界面处的原子的再组织的影响。根据本公开内容将认识到很多变化和实施例。
nmos 晶体管沟道

[发明专利]晶体管器件、电子设备以及形成晶体管器件的方法-CN201610313170.4有效
发明人： G·A·格拉斯;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2011-09-30 - 公布日： 2021-05-25 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种晶体管器件、电子设备以及形成晶体管器件的方法。公开了用于形成晶体管器件的技术，其相对于常规器件具有减小的寄生接触电阻。该技术例如可以使用标准接触部堆叠体来实现，所述标准接触部堆叠体例如为在硅或硅锗(SiGe)源极/漏极区上的一系列金属。根据一个示例性的此类实施例，在源极/漏极与接触部金属之间提供中间硼掺杂锗层，以显著减小接触电阻。根据本公开内容，多种晶体管结构和适合的制造工艺会是显而易见的，包括平面和非平面晶体管结构(例如，FinFET)，以及应变的和未应变的沟道结构。分级的缓冲部可以用于减小错配位错。这些技术尤其适合于实现p型器件，但如有需要也可以用于n型器件。
晶体管器件电子设备以及形成方法

[发明专利]用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术-CN201480079120.3有效
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2014-06-24 - 公布日： 2021-04-27 - 主分类号： H01L29/78 文献下载
摘要：公开了一种用于在相同管芯上形成Ge/SiGe沟道和III‑V族沟道晶体管的技术。该技术包括在Si或绝缘体衬底上沉积Ge/SiGe或III‑V族材料的伪衬底。然后可以将伪衬底图案化成鳍状部，并且鳍状部的子集可以被Ge/SiGe或III‑V族材料中的另一种材料替换。例如，Ge/SiGe鳍状部可以用于p‑MOS晶体管，并且III‑V族材料鳍状部可以用于n‑MOS晶体管，并且两组鳍状部都可以用于CMOS器件。在一些实例中，在例如替换栅极工艺期间仅替换鳍状部的子集的沟道区。在一些实例中，一些或所有鳍状部可以形成为一个或多个纳米线或纳米带或者被一个或多个纳米线或纳米带替换。
用于相同管芯形成 ge sige 沟道 iii 晶体管技术

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