[发明专利]三维半导体存储器装置在审

申请号：	201910074254.0	申请日：	2019-01-25
公开（公告）号：	CN110085594A	公开（公告）日：	2019-08-02
发明（设计）人：	白石千;李星勋	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/11524	分类号：	H01L27/11524;H01L27/11551
代理公司：	北京铭硕知识产权代理有限公司 11286	代理人：	尹淑梅;刘灿强
地址：	韩国京畿***	国省代码：	韩国;KR
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摘要：	提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包括在与基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；贯通区，贯穿栅极堆叠结构并且被栅极堆叠结构围绕；以及第一垂直通道结构和第二垂直通道结构，位于贯通区的两侧上并且贯穿栅极堆叠结构，其中，贯通区位于第一垂直通道结构和第二垂直通道结构之间。
搜索关键词：	栅极堆叠结构垂直通道三维半导体存储器贯通区基底表面垂直装置提供栅电极贯穿堆叠分隔
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【主权项】：

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包括在与所述基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；贯通区，贯穿所述栅极堆叠结构并且被所述栅极堆叠结构围绕；以及第一垂直通道结构和第二垂直通道结构，位于所述贯通区的两侧上并且贯穿所述栅极堆叠结构，其中，所述贯通区位于所述第一垂直通道结构和所述第二垂直通道结构之间。

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摘要：一种隔离结构的形成方法和半导体结构的形成方法，隔离结构的形成方法包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在衬底上形成栅极结构层；在栅极结构层上形成硬掩膜；分别在第一区域和第二区域的栅极结构层内形成第一开口和第二开口，第二开口大于第一开口；形成覆盖第一开口侧壁的保护层；沿第二开口刻蚀衬底，在衬底内形成第二沟槽，然后沿第一开口刻蚀衬底，在衬底内形成第一沟槽；在第一沟槽内形成第一隔离结构，且在第二沟槽内形成第二隔离结构。通过形成覆盖第一开口侧壁的保护层，减少形成第二沟槽的工艺对第一区域的硬掩膜的损耗，从而减小对第一沟槽尺寸的影响，进而优化快闪存储器的电学性能。

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摘要：本发明提供一种半导体器件的制作方法、半导体器件及电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成有隧穿介电层、浮栅和栅极介电层；在所述栅极介电层上形成多晶硅盖层；在所述多晶硅盖层和所述栅极介电层中形成沟槽；对所述多晶硅盖层的表面和所述沟槽底部露出的浮栅的表面进行处理，以使所述多晶硅盖层和所述沟槽底部露出的浮栅的表面的氧化物转变为氟化物；去除所述多晶硅盖层和所述沟槽底部的浮栅的表面的氟化物；形成覆盖所述多晶硅盖层以及所述沟槽的控制栅。该方法可以避免在多晶硅盖层和控制之间形成界面层，防止快速存储器器件的高压区域由于界面层而导致擦除状态失败。该半导体器件和电子装置具有较高的稳定性。

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摘要：一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。

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摘要：一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。

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摘要：本发明公开一种非挥发性存储器的制造方法。提供包括第一区与第二区的基底，并对第一区进行第一图案化步骤以在第一区中形成多个栅极堆叠结构。之后，形成覆盖每一栅极堆叠结构的侧壁与上表面的第一侧壁氧化层，并于第一侧壁氧化层上形成保护层。接着，对第二区进行离子注入制作工艺，再对第二区进行第二图案化步骤以在第二区中形成多个栅极结构。然后，形成覆盖每一栅极结构的侧壁的第二侧壁氧化层。

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摘要：本发明提供一种3D NAND存储器及其制备方法，涉及半导体存储器技术领域，不但可以提高3D NAND存储器的存储密度，还可以用常规工艺即可使沟道层集成在垂直的沟道孔中。一种3D NAND存储器，包括：衬底；设置于所述衬底上的层叠结构；沿所述衬底的厚度方向，所述层叠结构包括交替且层叠设置的多个控制栅极层和多个层间介质层，每个所述控制栅极层位于相邻两个所述层间介质层之间；所述层叠结构包括贯穿所述多个控制栅极层和所述多个层间介质层的沟道孔；所述沟道孔中填充有沟道层，所述沟道层的材料包括多晶Si_1‑xGe_x。

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摘要：实施方式提供一种抑制电特性劣化的半导体装置及其制造方法。根据一实施方式，半导体装置具备：衬底；配线层，包含设置在衬底上的晶体管、及电连接于晶体管并且设置在晶体管的上方的第1配线；积层体，设置在配线层的上方，并且包含彼此之间隔着绝缘层而积层的多个导电层；以及第1硅氮化层，设置在配线层与积层体之间。

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存储器结构-201510558132.0
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摘要：本发明公开了一种存储器结构。此种存储器结构包括M个阵列区及N个接触区。M为等于或大于2的整数。N为等于或大于M的整数。阵列区分别耦接至接触区中的至少一者。接触区分别包括一个阶状结构及多个接触元件。该阶状结构包括交替叠层的多个导电层和多个绝缘层。这些接触元件分别连接至该阶状结构的导电层中的一者。彼此相邻的二个阵列区是由二个接触区在空间中分离，该二个接触区是分别耦接至该二个阵列区。

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摘要：本发明提供一种半导体结构的制作方法，包括如下步骤：S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层；S2：在所述第一多晶硅层表面形成非掺杂多晶硅层；S3：在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层；S4：进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中。本发明中，所述非掺杂多晶硅层可通过在形成所述第一多晶硅层的后期停止磷掺杂得到，工艺简单易行。所述非掺杂多晶硅层可以有效阻挡所述第一多晶硅层中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层与第二多晶硅层界面处或内部隆起缺陷的产生概率。而退火步骤可使得DUD结构最终转变为完整的DD结构，不会影响器件性能。

包含具有邻近于源极边缘的源极触点的存储器阵列的设备-201910498552.2
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摘要：本发明涉及包含具有邻近于源极边缘的源极触点的存储器阵列的设备。本文中描述包含三维3D存储器装置的各种设备及包含3D存储器装置的系统。在一个实施例中，3D存储器装置可包含：至少两个源极；至少两个存储器阵列，其分别形成于所述至少两个源极上方且耦合到所述至少两个源极；及源极导体，其使用邻近于所述源极的一或多个边缘的源极触点分别电耦合到所述至少两个源极。所述至少两个存储器阵列中的每一者可包含存储器单元、控制栅极及数据线。在源极的边缘与邻近于所述边缘的所述源极触点之间不存在数据线。

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申请日： 2014-07-09 - 公布日： 2019-09-03 - 主分类号： H01L27/11524
摘要：本发明公开了一种半导体器件及其制作方法和电子装置，在半导体衬底上依次形成有第一硬掩膜层、第二硬掩膜层、牺牲层和第三硬掩膜层；执行刻蚀工艺以形成浅沟槽；在所述浅沟槽中填充隔离材料层；回刻蚀去除所述牺牲层；去除所述第二硬掩膜层；去除所述第一硬掩膜层；在露出的所述半导体衬底上形成隧穿氧化物层；在所述半导体衬底上形成浮栅材料层；执行平坦化工艺。根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；浮置栅极的物理轮廓有利于提高器件耦合率。

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摘要：本发明公开了一种存储器元件及其制作方法，该存储器元件包括半导体基材、隔离层、第一导体层、第一导体层、接触插塞、多个绝缘层、多个第二导体层、通道层以及存储层。隔离层位于半导体基材上。第一导体层位于隔离层上接触插塞穿过隔离层且与第一导体层和半导体基材电性接触。多个绝缘层位于第一导体层上。多个第二导体层与绝缘层交错叠层，且和第一导体层电性隔离。通道层位于第一贯穿开口的至少一个侧壁与底面上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导体层，而将接触插塞暴露于外。存储层位于通道层与第二导体层之间。

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摘要：本申请公开了编程效率增强的一次性可编程存储器件及其制造方法。所述一次性可编程(OTP)存储器件包括多个单位单元，所述多个单位单元分别位于字线和位线的交叉点处。每个单位单元包括串联耦接的选择晶体管和存储晶体管。所述选择晶体管包括通过第一沟道区而分开的漏极区和公共结区，并且包括设置在所述第一沟道区上的选择栅极结构。所述存储晶体管包括通过第二沟道区而分开的源极区和公共结区，并且包括设置在所述第二沟道区上的浮置栅极结构。所述源极区和所述浮置栅极结构之间的重叠区域在所述存储晶体管的沟道长度方向上的长度小于所述公共结区和所述浮置栅极结构之间的重叠区域在沟道长度方向上的长度。

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摘要：实施方式提供一种容易调节中性阈值的三维型的半导体存储装置。实施方式的半导体存储装置具备：多个电极膜，沿着第1方向彼此隔开地排列；半导体构件，在所述第1方向上延伸；第1绝缘膜，设置在所述半导体构件与所述电极膜之间；电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；及第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间。所述第2绝缘膜具有：第1部，与所述电荷蓄积构件相接，且包含C、Si及O；及第2部，与所述电极膜相接，且包含Hf与Al中任一者、及O。

存储串的制备方法及半导体结构刻蚀方法-201810333282.5
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摘要：本发明提供一种存储串的制备方法，包括：在衬底上依次形成等级层堆栈和掩膜层；形成贯穿该掩膜层和该等级层堆栈并到达该衬底的沟道孔；在该沟道孔内壁依次形成介质层和保护层；在该掩膜层上形成预设厚度分布的聚合物层；刻蚀去除该沟道孔底部的介质层和保护层；在该沟道孔内形成半导体通道层。本发明提供的存储串的制备方法通过在掩膜层上形成聚合物层，对顶部掩膜层的抗刻蚀能力进行调节，使得在去除沟道底部膜层后，晶圆顶部掩膜层仍然具有合适的厚度，并能进一步控制不同位置掩膜层的厚度均匀度，有利于后续工艺中半导体通道插塞的形成。

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电容结构及其制作方法、包含电容结构的半导体存储器-201410222759.4
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摘要：本发明提供一种电容结构及其制作方法，包含电容结构的半导体存储器，所述电容结构的制作方法至少包括：提供包括外围区域和中心区域的半导体衬底；在外围区域形成外围器件的栅极结构，同时在半导体衬底上形成第一电容结构；在中心区域形成半导体存储器的栅极结构，同时在第一电容结构上形成第二电容结构，第二电容结构部分暴露所述第一电容结构的表面；形成第一电极、第二电极和第三电极，其中，第一电极与半导体衬底连接，第二电极与第一电容结构的表面连接，第三电极与第二电容结构的表面连接；且第一电极和第三电极互相导通，作为第一输出端，所述第二电极为第二输出端。所述电容结构即具有较大的电容量，也具有较大的耐压能力。

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发明人：杨芸 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-12-25 - 公布日： 2019-07-26 - 主分类号： H01L27/11524
摘要：本发明涉及一种半导体存储器件及其制备方法、电子装置，所述方法包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有由若干栅极结构形成的栅极阵列；步骤S2：执行源漏注入，以形成源漏区，并在所述源漏区上形成钝化层，以填充所述栅极结构之间的间隙；步骤S3：以自对准的方法去除部分所述栅极结构之间的所述钝化层，以形成隔离开口，间隔所述栅极阵列；步骤S4：沉积隔离材料层，以填充所述隔离开口；步骤S5：去除所述钝化层，然后沉积导电材料，以在所述栅极结构之间形成接触孔。本发明所述方法可以避免对所述栅极的侧壁造成损坏，以进一步提高器件的性能和良率。

一种Sense-Switch型pFLASH阵列结构及其制备方法-201910344967.4
发明人：刘国柱;魏敬和;李冰;洪根深;宋思德;李蕾蕾 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2019-04-26 - 公布日： 2019-07-23 - 主分类号： H01L27/11524
摘要：本发明涉及一种Sense‑Switch型pFLASH阵列结构及其制备方法，其包括若干呈阵列分布的pFLASH开关单元，每个pFLASH开关单元包括编程/擦除MOS管T1以及信号传输MOS管T2；有源区隔离体上向外侧延伸的浮栅多晶硅层、ONO介质层以及控制栅多晶层能形成单元体内PIP电容；对同一行的多个pFLASH开关单元，相邻的两pFLASH开关单元间通过开关单元隔离体隔离；开关单元隔离体上向外侧延伸的浮栅多晶硅层、ONO介质层以及控制栅多晶层能形成单元体间PIP电容。本发明结构紧凑，能提升编程和擦除效率，降低编程和擦除电压，增大抗辐射总剂量加固工艺容宽，与现有CMOS工艺兼容，安全可靠。

集成组合件及形成集成组合件的方法-201811545021.6
发明人： K·R·帕雷克;J·B·德胡特;N·M·洛梅利 -专利权人：美光科技公司
申请日： 2018-12-17 - 公布日： 2019-07-19 - 主分类号： H01L27/11524
摘要：本申请案涉及集成组合件及形成集成组合件的方法。一些实施例包含一种具有从导电结构向上延伸的沟道材料结构的组合件。锚固结构从所述沟道材料结构横向偏移且穿透到所述导电结构中达足以对所述组合件的至少一部分提供机械稳定性的深度。所述导电结构可包含位于第二导电材料上方的第一导电材料，且可为三维NAND配置的源极线。一些实施例包含形成具有沟道材料结构及锚固结构的组合件的方法。

形成集成电路阱结构的方法-201811613412.7
发明人：迈克尔·瓦奥莱特;弗拉迪米尔·米哈廖夫 -专利权人：美光科技公司
申请日： 2018-12-27 - 公布日： 2019-07-19 - 主分类号： H01L27/11524
摘要：形成集成电路的一部分的方法包含：形成具有开口且暴露半导体材料的表面的经图案化掩模；穿过所述开口在所述半导体材料的第一层级处形成第一经掺杂区域；及各向同性地移除所述经图案化掩模的一部分以增加所述开口的宽度。所述方法进一步包含：在各向同性地移除所述经图案化掩模的所述部分之后穿过所述开口在所述半导体区域的第二层级处形成第二经掺杂区域，其中所述第二层级比所述第一层级更靠近于所述半导体材料的所述表面。

三维半导体存储器件-201811462966.1
发明人：曹权纯;姜书求;孙荣晥;金森宏治 -专利权人：三星电子株式会社
申请日： 2018-11-30 - 公布日： 2019-07-16 - 主分类号： H01L27/11524
摘要：一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]三维半导体存储器装置在审

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