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[发明专利]一种共栅三维集成的CFET器件结构及其制备方法-CN202310318432.6在审
发明人：罗彦娜;殷华湘;许高博;颜刚平 -专利权人：中国科学院微电子研究所
申请日： 2023-03-28 - 公布日： 2023-10-20 - 主分类号： H01L27/092 文献下载
摘要：本发明涉及一种共栅三维集成的CFET器件结构及其制备方法。共栅三维集成的CFET器件结构，其包括第一层晶体管单元和设置于第一层晶体管单元上表面的第二层晶体管单元；第一层晶体管单元包括：半导体衬底，半导体衬底表面左右两侧分别设置的第一源区和第一漏区，第一源区和第一漏区之间由第一沟道隔离开，第一沟道上表面依次堆叠设置的第一栅氧层和栅极层；第二层晶体管单元包括：第二栅氧层，设置于第二栅氧层上表面的第二沟道，第二沟道上表面左右两侧分别设置的第二源区和第二漏区；其中，第二层晶体管单元中第二栅氧层位于第一层晶体管单元中栅极层的上表面，第二沟道包括IGZO层。本发明解决现有CFET互连难度大的技术问题。
一种三维集成 cfet 器件结构及其制备方法

[发明专利]一种量子点器件及其制备方法-CN202010758056.9有效
发明人：顾杰;殷华湘;张青竹;张兆浩;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2020-07-31 - 公布日： 2023-10-13 - 主分类号： H01L27/092 文献下载
摘要：一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
一种量子器件及其制备方法

[发明专利]一种半导体器件及其制备方法-CN202310148527.8在审
发明人：姚佳欣;曹磊;李庆坤;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2023-02-14 - 公布日： 2023-10-03 - 主分类号： H01L29/78 文献下载
摘要：本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀超晶格叠层，形成多个鳍片；在鳍片上沉积假栅；在刻蚀后鳍片的两端形成内侧墙；选择性刻蚀掺杂介质层，通过鳍片两侧剩余的掺杂介质层，对第二半导体层进行导电元素掺杂；去除鳍片两侧剩余的掺杂介质层；外延生长源漏极，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。从而本申请通过掺杂介质层对第二半导体层进行辅助掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。
一种半导体器件及其制备方法

[发明专利]一种半导体器件的制造方法及半导体器件-CN202310901540.6在审
发明人： 殷华湘;张青竹;张亚东;姚佳欣 -专利权人：中国科学院微电子研究所
申请日： 2023-07-21 - 公布日： 2023-10-03 - 主分类号： H01L21/768 文献下载
摘要：本申请提供一种半导体器件的制造方法及半导体器件，在衬底上形成第一场效应晶体管，并在第一场效应晶体管上形成第一隔离层，在第一隔离层中形成第一通孔，并在第一通孔中沉积金属层，金属层可以作为电源分布供给网络，金属层与第一场效应晶体管电连接，这样，金属层可以向第一场效应晶体管供电，接着，在第一隔离层和金属层上形成第二隔离层，在第二隔离层上形成第二场效应晶体管，其中，第二场效应晶体管和第二隔离层中具有贯穿的第二通孔，第二通孔内填充金属材料形成第一接触塞，第一接触塞与金属层电连接，金属层可以向第二场效应晶体管供电，能够减小器件尺寸，提升了半导体器件的集成密度，减少工艺流程步骤，降低工艺难度。
一种半导体器件制造方法

[发明专利]一种半导体器件及其制备方法-CN202310142862.7在审
发明人：姚佳欣;曹磊;李庆坤;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2023-02-14 - 公布日： 2023-09-29 - 主分类号： H01L29/78 文献下载
摘要：本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀形成多个鳍片；在鳍片上沉积假栅；淀积并刻蚀形成栅极第三侧墙，刻蚀鳍片两端至衬底表面，在刻蚀后鳍片的两端形成内侧墙；对第二半导体层进行导电元素掺杂和激活退火；外延生长源漏极，源漏极的材料为掺杂导电元素的半导体材料；去除假栅，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。本申请通过对第二半导体层进行掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。
一种半导体器件及其制备方法

[发明专利]一种半导体器件及制造方法-CN202310166065.2在审
发明人：姚佳欣;魏延钊;殷华湘;张青竹 -专利权人：中国科学院微电子研究所
申请日： 2023-02-15 - 公布日： 2023-09-29 - 主分类号： H01L21/8234 文献下载
摘要：本申请提供一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第二间隙中进行退火处理，得到第二偶极子层，第二偶极子层和第一偶极子层的极性相反。能够避免由于第二间隙的空间受限导致填充不均匀，附着颗粒物在第二间隙中的填充效果更好，能够实现多阈值集成，提高器件性能。
一种半导体器件制造方法

[发明专利]一种半导体器件及制造方法-CN202310147038.0在审
发明人：姚佳欣;魏延钊;殷华湘;张青竹 -专利权人：中国科学院微电子研究所
申请日： 2023-02-15 - 公布日： 2023-09-29 - 主分类号： H01L21/8234 文献下载
摘要：本申请提供一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，在第二间隙中形成第二偶极子层，第二偶极子层和第一偶极子层的极性相反，在第一间隙中和第二间隙中形成金属栅结构。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，可以精确调控半导体器件阈值，提高器件性能。
一种半导体器件制造方法

[发明专利]一种半导体器件的制备方法及半导体器件-CN202110232775.1有效
发明人：张青竹;殷华湘;曹磊;张兆浩;顾杰;田佳佳;李俊杰;姚佳欣;李永亮;张永奎;吴振华;赵鸿滨;罗军;王文武;屠海令;叶甜春 -专利权人：中国科学院微电子研究所
申请日： 2021-03-03 - 公布日： 2023-09-19 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种半导体器件及其制备方法，半导体器件的纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是由第一半导体形成的，纳米片是由第二半导体形成的，支撑结构的宽度小于纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；本发明半导体器件在纳米片的沟道释放过程中保留了部分牺牲层作为器件支撑结构，可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；减小器件制备复杂度和电学特性波动性；通过和衬底的连接可以增加导电沟道散热，改善自热效应；通过调节支撑结构的宽度和高度调节器件阈值，工艺上也低了高K介质层和金属栅极的填充要求，有利于实现多阈值调控。
一种半导体器件制备方法

[发明专利]栅极电介质层、结构、半导体器件及其制备方法-CN202310749161.X在审
发明人： 殷华湘;章帆;张兆浩;钟琨 -专利权人：中国科学院微电子研究所
申请日： 2023-06-21 - 公布日： 2023-09-12 - 主分类号： H01L29/51 文献下载
摘要：本申请属于半导体器件技术领域，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。本申请中描述的栅极电介质层包含界面层，设于界面层至少一侧表面的铁电栅介质层，且铁电栅介质层具备超晶格结构，该栅极电介质层还包含籽晶层，其中，籽晶层位于界面层与铁电栅介质层之间以调控铁电栅介质层的超晶格结构的结晶过程。具体的，籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小EOT，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。
栅极电介质结构半导体器件及其制备方法

[发明专利]基于双层铁电材料的FeFET器件及其制造方法-CN202310595999.8在审
发明人：吴振华;霍嘉丽;张亚东;张兆浩;殷华湘;许高博 -专利权人：中国科学院微电子研究所
申请日： 2023-05-24 - 公布日： 2023-08-18 - 主分类号： H01L29/78 文献下载
摘要：本公开提供一种基于双层铁电材料的FeFET器件，包括：衬底；介质隔离层，形成于所述衬底上；金属背栅，形成于所述介质隔离层的中间区域，呈脊条形结构；铁电栅介质层，覆于所述金属背栅和介质隔离层的表面；应力层，覆于所述铁电栅介质层的表面；铁电沟道层，设置于所述应力层表面的中心区域；源极，设置于所述应力层和铁电沟道层表面的部分区域；以及漏极，设置于所述应力层和铁电沟道层表面的部分区域，与所述源极对称设置于器件两侧。同时本公开还提供一种上述FeFET器件的制备方法。
基于双层材料 fefet 器件及其制造方法

[发明专利]一种混合集成的SRAM存储单元结构及制备方法-CN202310356058.9在审
发明人： 殷华湘;张学祥;姚佳欣 -专利权人：中国科学院微电子研究所
申请日： 2023-04-04 - 公布日： 2023-08-15 - 主分类号： H10B12/00 文献下载
摘要：本发明涉及一种混合集成的SRAM存储单元结构及制备方法。本发明通过选择部分区域不进行沟道释放和其余区域进行沟道释放，以在不同位置分别形成驱动电流更大FinFET结构和驱动电流更小的GAAFET，由此实现GAAFET与FinFET混合集成，在进行晶体管比例设计时不会导致电路面积增大，更利于集成密度的进一步提升。
一种混合集成 sram 存储单元结构制备方法

[发明专利]一种半导体器件及其制造方法-CN202010494871.9有效
发明人：王桂磊;亨利·H·阿达姆松;孔真真;李俊杰;刘金彪;李俊峰;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-06-03 - 公布日： 2023-07-25 - 主分类号： H01L21/8234 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到垂直通孔和隔离沟槽，在垂直通孔中形成绝缘层，之后可以通过隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，沟道的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制造方法-CN202211573891.0在审
发明人： 殷华湘;桑冠荞;张青竹;秦旭磊 -专利权人：中国科学院微电子研究所
申请日： 2022-12-08 - 公布日： 2023-07-18 - 主分类号： H01L21/306 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，方法包括：在衬底的一侧形成由第一半导体层和第二半导体层交替层叠的叠层结构，对叠层结构进行刻蚀，形成源极和漏极，去除第一半导体层，形成多个待填充缝隙，利用第一溶液对第二半导体层进行氧化刻蚀，在多个待填充缝隙填充栅极，栅极环绕第二半导体层，也就是说，在去除沟道区域的第一半导体层后，为了避免第一半导体层的残留材料对第二半导体层的影响，可以利用第一溶液对第二半导体层进行氧化刻蚀，即利用第一溶液对第二半导体层进行表面钝化，经过第一溶液处理后的第二半导体层能够降低表面缺陷和表面粗糙度，避免自由电荷被表面缺陷俘获，提高制造得到的半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法-CN202310262826.4在审
发明人：许高博;颜刚平;宋智雨;杨尚博;殷华湘;王桂磊;赵超 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-14 - 公布日： 2023-07-04 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法，将背栅氧化物半导体器件置于低压、低温的氧气氛围中进行退火；其中，退火温度为200‑350℃，退火气体压强为0.5‑10mbar，氧气在源漏电极的遮蔽下自对准地修复所述背栅氧化物半导体器件的沟道、栅介质层界面中的缺陷。本发明采用低温低压氧气退火能够优化器件关态漏电的同时，利用氢自掺杂效应提升了器件的载流子迁移率与开态电流；同时该优化方法是一种自对准工艺，能分别优化沟道区域和源漏区域的接触电阻。
一种氧化物半导体器件采用低温低压引发掺杂效应退火方法

[发明专利]DRAM存储单元、多位存储方法、电子设备-CN202310234241.1在审
发明人： 殷华湘;罗杰;许高博;宋智雨 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-06 - 公布日： 2023-06-23 - 主分类号： G11C11/408 文献下载
摘要：本发明涉及一种无电容多位存储的DRAM存储单元、多位存储方法、电子设备，所述DRAM存储单元包括写入晶体管和n个读取晶体管，n≥2；n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一源极；每个读取晶体管包括：第二氧化物半导体沟道；第二漏极，分别耦合至不同的第二位线；以及第二源极，分别耦合至不同的第二字线。本发明通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储。
dram 存储单元方法电子设备

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