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[发明专利]三维半导体存储器件及其制造方法-CN201810762087.4有效
发明人：黄盛珉;李东植;任峻成 -专利权人：三星电子株式会社
申请日： 2018-07-11 - 公布日： 2023-09-12 - 主分类号： H10B41/41 文献下载
摘要：一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
三维半导体存储器件及其制造方法

[发明专利]半导体存储器件及其制造方法-CN201810600087.4有效
发明人：黄盛珉;任峻成;金智慧 -专利权人：三星电子株式会社
申请日： 2018-06-12 - 公布日： 2023-09-05 - 主分类号： H01L27/06 文献下载
摘要：本申请提供了一种半导体存储器件和制造半导体存储器件的方法。所述半导体存储器件包括：体导电层，其包括单元阵列部分和外围电路部分；电极结构，其位于所述体导电层的所述单元阵列部分上；垂直结构，其贯穿所述电极结构；残余衬底，其位于所述体导电层的所述外围电路部分上；以及连接导电图案，其贯穿所述残余衬底。所述电极结构包括在彼此上方层叠的多个电极。所述垂直结构连接到所述体导电层的所述单元阵列部分。所述连接导电图案连接到所述体导电层的外围电路部分。
半导体存储器件及其制造方法

[发明专利]半导体装置和包括其的数据存储系统-CN202211710689.8在审
发明人：禹映范;任峻成;金俊亨;李昇珉 -专利权人：三星电子株式会社
申请日： 2022-12-29 - 公布日： 2023-07-04 - 主分类号： H10B12/00 文献下载
摘要：提供一种半导体装置和数据存储系统。半导体装置包括形成将位线或字线与上连接图案彼此电连接的信号路径的接触插塞，下绝缘结构包括第一绝缘部分和第二绝缘部分；接触插塞穿透第二绝缘部分并接触上连接图案；第一绝缘部分包括第一下层和第二下层，第二下层具有小于第一下层的厚度；第二绝缘部分包括接触第二下层并覆盖上连接图案的上表面的一部分的第一上层以及在第一上层上的第二上层，第二上层具有大于第一上层的厚度；并且第二下层和第一上层的材料不同于第一下层和第二上层的材料。
半导体装置包括数据存储系统

[发明专利]三维半导体存储器件和包括其的电子系统-CN202211531855.8在审
发明人：李昇珉;金俊亨;申智秀;俞炳益;任峻成 -专利权人：三星电子株式会社
申请日： 2022-12-01 - 公布日： 2023-06-23 - 主分类号： H10B41/35 文献下载
摘要：讨论了一种三维半导体存储器件和包括其的电子系统。该器件可以包括：堆叠结构，包括交替堆叠在基板上的电极层和电极间绝缘层；一个或更多个垂直半导体结构，延伸到堆叠结构中并与基板相邻；一个或更多个垂直导电结构，在第一方向上排列在所述一个或更多个垂直半导体结构中的相邻垂直半导体结构之间，并且延伸到堆叠结构中且与基板相邻；以及在堆叠结构上的导电线部分，在第一方向上延伸以将所述一个或更多个垂直导电结构彼此连接。导电线部分和垂直导电结构可以被连接以形成单个单元。
三维半导体存储器件包括电子系统

[发明专利]半导体器件及包括其的数据存储系统-CN202211285735.4在审
发明人：金俊亨;李昇珉;韩相凡;任峻成 -专利权人：三星电子株式会社
申请日： 2022-10-20 - 公布日： 2023-04-28 - 主分类号： H10B43/35 文献下载
摘要：一种半导体器件包括堆叠结构，该堆叠结构包括栅极堆叠区和虚设堆叠区。栅极堆叠区包括交替堆叠的层间绝缘层和栅电极。虚设堆叠区包括交替堆叠的虚设绝缘层和虚设水平层。分离结构穿透堆叠结构。垂直存储结构在第一区域中穿透栅极堆叠区。多个栅极接触结构在第二区域中电连接到栅电极。栅电极包括第一栅电极和设置在比第一栅电极的水平高的水平上的第二栅电极。每个栅极接触结构包括栅极接触插塞和第一绝缘间隔物。栅极接触插塞包括第一栅极接触插塞和第二栅极接触插塞，第一栅极接触插塞穿透第二栅电极并接触第一栅电极，第二栅极接触插塞接触第二栅电极。
半导体器件包括数据存储系统

[发明专利]半导体器件以及包括该半导体器件的数据存储系统-CN202211103351.6在审
发明人：李昇珉;金俊亨;金江旻;任峻成 -专利权人：三星电子株式会社
申请日： 2022-09-09 - 公布日： 2023-03-14 - 主分类号： H10B43/10 文献下载
摘要：本发明提供一种半导体器件以及包括该半导体器件的数据存储系统。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
半导体器件以及包括数据存储系统

[发明专利]使用晶片到晶片键合的三维（3D）存储装置-CN202210915860.2在审
发明人：吴银珠;昔浚荣;宋英杰;张炳哲;任峻成 -专利权人：三星电子株式会社
申请日： 2022-08-01 - 公布日： 2023-03-03 - 主分类号： H10B80/00 文献下载
摘要：使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
使用晶片三维存储装置

[发明专利]操作非易失性存储器装置的方法和非易失性存储器装置-CN202210882506.4在审
发明人：昔浚荣;宋英杰;吴银珠;张炳哲;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-26 - 公布日： 2023-02-17 - 主分类号： G11C16/04 文献下载
摘要：公开了操作非易失性存储器装置的方法和非易失性存储器装置。在操作包括一个或多个存储器块的一个或多个非易失性存储器装置的方法中，每个存储器块包括在竖直方向上布置的多个存储器单元和多个页。将在沟道孔的第一方向上布置的页设置为第一页至第N页。沟道孔的尺寸在第一方向上增大并且在第二方向上减小。将在沟道孔的第二方向上布置的页设置为第N+1页至第2N页。设置第一页对至第N页对，使得第一页至第N页之中的第K页和第N+1页至第2N页之中的第N+K页形成一个页对。包括在至少一个页对中的两个页的奇偶校验区通过包括在所述至少一个页对中的所述两个页共享。
操作非易失性存储器装置方法

[发明专利]非易失性存储器件及包括其的存储装置-CN202210892706.8在审
发明人：吴银珠;张炳哲;昔浚荣;宋英杰;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-27 - 公布日： 2023-02-17 - 主分类号： H01L25/16 文献下载
摘要：提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
非易失性存储器包括存储装置

[发明专利]包括电阻器的半导体器件-CN201810075440.1有效
发明人：禹孝锡;尹壮根;任峻成;黄盛珉 -专利权人：三星电子株式会社
申请日： 2018-01-25 - 公布日： 2023-01-31 - 主分类号： H01L23/64 文献下载
摘要：提供了一种在半导体衬底上包括电阻器结构的半导体器件。所述电阻器结构包括焊盘部分和连接所述焊盘部分的电阻器主体。焊盘部分均具有比电阻器主体的宽度大的宽度。焊盘部分均包括焊盘图案和覆盖焊盘图案的侧壁和下表面的衬里图案。所述电阻器主体从所述衬里图案横向地延伸。所述焊盘图案包括与所述电阻器主体和所述衬里图案不同的材料。
包括电阻器半导体器件

[发明专利]半导体器件以及包括半导体器件的存储器系统-CN202210807570.6在审
发明人：宋英杰;昔浚荣;吴银珠;张炳哲;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-08 - 公布日： 2023-01-20 - 主分类号： H01L23/538 文献下载
摘要：提供了一种半导体器件。该半导体器件包括：在第一方向上交替布置的多个绝缘层和多个栅电极；以及在所述第一方向上穿过所述多个栅电极和所述多个绝缘层的多个沟道结构，其中，所述多个栅电极中的每一个包括：包括围绕所述多个沟道结构的内壁的第一导电层；以及在与所述第一方向垂直的第二方向上与所述多个沟道结构分离的第二导电层，其中，所述第二导电层的电阻率小于所述第一导电层的电阻率。
半导体器件以及包括存储器系统

[发明专利]非易失性存储器件、用于控制其的控制器、具有其的存储设备及其操作方法-CN202210807153.1在审
发明人：吴银珠;张炳哲;昔浚荣;宋英杰;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-07 - 公布日： 2023-01-17 - 主分类号： G11C16/26 文献下载
摘要：一种非易失性存储(NVM)器件包括多个存储块和接收特定命令和地址的控制逻辑。控制逻辑可以响应于地址对与多个存储块中的所选择的块的字线之一连接的存储单元执行基于单元计数的动态读取(CDR)操作。控制逻辑包括单元计数比较电路，其被配置为：(1)根据CDR操作将多个状态中的最高编程状态的第一单元计数值与至少一个参考值进行比较，以及(2)将多个状态中的擦除状态的第二单元计数值与该至少一个参考值进行比较。另外，控制逻辑包括读取电平选择器，其被配置为根据单元计数比较电路的比较结果来选择读取电平偏移。
非易失性存储器用于控制控制器具有存储设备及其操作方法

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202210786416.5在审
发明人：李昇珉;金江旻;金俊亨;孙龙勋;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-04 - 公布日： 2023-01-10 - 主分类号： H10B43/27 文献下载
摘要：一种半导体器件，包括：第一结构，包括外围电路；以及第二结构，在第一结构上。第二种结构包括：堆叠结构，该堆叠结构包括第一堆叠结构和第二堆叠结构；分离结构，穿过第一堆叠结构；存储器竖直结构，在分离结构之间并穿过第一堆栈结构；以及电容器，包括第一电容器电极和第二电容器电极，第一电容器电极和第二电容器电极穿过第二堆叠结构并彼此平行地延伸。第一堆叠结构包括间隔开的栅电极和与栅电极交替地堆叠的层间绝缘层。第二堆叠结构包括间隔开的第一绝缘层和与第一绝缘层交替地堆叠的第二绝缘层。第一电容器电极和第二电容器电极中的每一个具有线形。第一绝缘层和第二绝缘层包括彼此不同的材料。第二绝缘层包括与层间绝缘层相同的材料。
半导体器件包括数据存储系统

[发明专利]半导体装置和包括该半导体装置的数据存储系统-CN202210647807.9在审
发明人：孙龙勋;金俊亨;任峻成 -专利权人：三星电子株式会社
申请日： 2022-06-09 - 公布日： 2022-12-13 - 主分类号： H01L27/1157 文献下载
摘要：提供了一种半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：衬底，其具有第一区域和第二区域；栅电极，其在与衬底的上表面垂直的第一方向上堆叠并且彼此间隔开，并且在第二区域上在第二方向上延伸不同的长度，以具有其上表面被暴露的焊盘区域；沟道结构，其在第一区域上穿透栅电极，在第一方向上延伸，并且分别包括沟道层；接触插塞，其穿透栅电极的焊盘区域，并且在第一方向上延伸；以及接触绝缘层，其围绕接触插塞。栅电极的侧表面在焊盘区域中比栅电极中的位于焊盘区域下方的栅电极更朝向接触插塞突出。
半导体装置包括数据存储系统

[发明专利]半导体器件以及包括该半导体器件的电子系统-CN202210544364.0在审
发明人：金志荣;康范圭;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2022-05-18 - 公布日： 2022-11-29 - 主分类号： H01L27/1157 文献下载
摘要：本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括：具有单元区域和连接区域的基板；具有多个第一栅极层和多个第一层间绝缘层的第一堆叠结构；以及具有多个第二栅极层和多个第二层间绝缘层的第二堆叠结构。每个第一栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。每个第二栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。在每个第一栅极层的端部分和中心部分之间的厚度差不同于在每个第二栅极层的端部分和中心部分之间的厚度差。
半导体器件以及包括电子系统

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