[发明专利]三维半导体存储器件在审

申请号：	201811541493.4	申请日：	2018-12-17
公开（公告）号：	CN110190061A	公开（公告）日：	2019-08-30
发明（设计）人：	洪祥准;朴庆晋	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/1157	分类号：	H01L27/1157;H01L27/11578;H01L27/11524;H01L27/11551
代理公司：	北京市柳沈律师事务所 11105	代理人：	张波;王新华
地址：	韩国***	国省代码：	韩国;KR
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摘要：	本公开提供了三维半导体存储器件。一种半导体存储器件包括单元阵列区，该单元阵列区包括堆叠结构和在堆叠结构之间延伸的字线切割区。此外，半导体存储器件包括与单元阵列区成堆叠并包括支撑结构的外围电路区。
搜索关键词：	单元阵列区三维半导体存储器半导体存储器件堆叠结构外围电路区支撑结构线切割延伸
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【主权项】：

1.一种半导体存储器件，包括：单元阵列区，包括多个堆叠结构以及在所述多个堆叠结构之间在第一方向上延伸的字线切割区；以及外围电路区，与所述单元阵列区成堆叠并包括在交叉所述第一方向的第二方向上跨过所述字线切割区延伸的支撑结构。

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摘要：公开了具有贯穿阵列触点(TAC)的三维(3D)存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的第一开口。间隔层形成在第一开口的侧壁上。通过在第一开口中沉积与间隔层接触的导体层来形成垂直延伸穿过电介质堆叠层的TAC。在形成TAC之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。

硅-氧化物-氮化物-氧化物-硅组件及其制作方法-201310254596.3
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摘要：本发明是揭露一种硅‑氧化物‑氮化物‑氧化物‑硅(SONOS)组件，包含基底；第一氧化层设于该基底上；富硅陷补层(silicon‑rich trapping layer)设于该第一氧化层上；含氮层设于该富硅陷补层上；富硅氧化层(silicon‑rich oxide layer)设于该含氮层上；以及多晶硅层设于该富硅氧化层上。

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申请日： 2018-06-12 - 公布日： 2019-11-05 - 主分类号： H01L27/1157
摘要：公开了三维存储器件的方法和结构。在示例中，存储器件包括设置在衬底上的第一交替导体/电介质堆叠层和设置在第一交替导体/电介质堆叠层之上的碳化硅层。第二交替导体/电介质堆叠层设置在碳化硅层上。存储器件包括相对于衬底的表面正交地延伸通过第一交替导体/电介质堆叠层并且处于设置在多个凹陷中的外延生长材料之上的一个或多个第一结构，以及相对于衬底的表面正交地延伸通过第二交替导体/电介质堆叠层的一个或多个第二结构。一个或多个第二结构在一个或多个第一结构中的对应结构之上大体上对准。

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申请日： 2019-04-01 - 公布日： 2019-11-01 - 主分类号： H01L27/1157
摘要：提供了一种垂直存储器装置。该垂直存储器装置包括：第一栅电极，在基本垂直于基底的下表面的第一方向上在基底下方彼此间隔开，第一栅电极被布置为具有包括台阶的阶梯形状，台阶的在基本平行于基底的下表面的第二方向上的延伸长度从最上层级朝向最下层级逐渐增大；第二栅电极，在第一方向上在第一栅电极下方彼此间隔开，第二栅电极被布置为具有包括台阶的阶梯形状，台阶的在第二方向上的延伸长度从最上层级朝向最下层级逐渐减小；以及沟道，在第一方向上延伸穿过第一栅电极和第二栅电极。

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摘要：本发明提供具有垂直沟道结构的半导体器件。该半导体器件可以包括半导体衬底、地选择栅极电极和沟道结构。沟道结构可以在垂直于衬底的顶表面的第一方向上延伸穿过地选择栅极电极，并且包括沟道层、沟道接触层和台阶部分。沟道接触层可以接触衬底并且包括在垂直于第一方向的第二方向上的第一宽度。沟道层可以接触沟道接触层，包括在第一方向上在地选择栅极电极的底表面与衬底的顶表面之间的底表面，并且包括在第二方向上的不同于第一宽度的第二宽度。

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摘要：一种三维非易失性存储器件包括：从衬底延伸的第一垂直沟道层和第二垂直沟道层；沿着第一垂直沟道层和第二垂直沟道层与彼此间隔开的多个存储单元、第一选择晶体管和第二选择晶体管；在第一垂直沟道层之上采用层叠配置的焊盘、接触插塞和位线；以及形成在第二垂直沟道层之上的公共源极线。

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摘要：公开了一种垂直存储器装置及其制造方法。该垂直存储器装置包括位于基底上的栅电极、延伸穿过栅电极的沟道以及延伸穿过栅电极的接触塞。栅电极在基本垂直于基底的上表面的第一方向上堆叠，并且布置为具有阶梯形状，该阶梯形状包括其的在基本平行于上表面的第二方向上的延伸长度从最下面的水平朝向最上面的水平逐渐减小的台阶。在每个栅电极的沿第二方向的端部处的垫具有比所述每个栅电极的其它部分的厚度大的厚度。沟道在第一方向上延伸。接触塞在第一方向上延伸。接触塞接触栅电极之中的第一栅电极的垫以电连接到第一栅电极，并且与栅电极之中的第二栅电极电绝缘。

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摘要：一种三维半导体存储器件，可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括依次堆叠在所述衬底的表面上并从所述单元阵列区域延伸到所述连接区域的多个栅电极；第一源极导电图案，所述第一源极导电图案在所述单元阵列区域上位于所述电极结构与所述衬底之间；以及单元垂直半导体图案和第一虚设垂直半导体图案，所述单元垂直半导体图案和所述第一虚设垂直半导体图案穿透所述电极结构和所述第一源极导电图案，并延伸到所述衬底中。所述单元垂直半导体图案可以接触所述第一源极导电图案。所述第一虚设垂直半导体图案可以与所述第一源极导电图案电绝缘。

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申请日： 2019-06-21 - 公布日： 2019-10-29 - 主分类号： H01L27/1157
摘要：本发明公开了一种三维存储器及其制备方法，其中，所述三维存储器包括：由栅极层和介质层交替堆叠而成的叠层结构；所述栅极层的材料包括石墨烯；如此，利用材料特点降低了栅极层的厚度，进而降低了器件的整体厚度，解决了厚度因素为三维存储器的制程所带来的技术难题；此外，还可以利用石墨烯材料的高导热性，有效地改善器件发热问题。

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摘要：一种三维半导体存储器件可以包括：位于外围逻辑结构上的水平半导体层；单元电极结构，所述单元电极结构包括垂直堆叠在所述水平半导体层上的多个单元栅电极；接地选择栅电极，所述接地选择栅电极设置在所述单元电极结构与所述水平半导体层之间并且彼此水平间隔开，每个所述接地选择栅电极均包括第一焊盘和第二焊盘，在俯视图中，所述第一焊盘和所述第二焊盘通过二者之间设置的所述单元电极结构彼此间隔开；第一贯通互连结构，所述第一贯通互连结构将所述接地选择栅电极的所述第一焊盘连接到所述外围逻辑结构；以及第二贯通互连结构，所述第二贯通互连结构将所述接地选择栅电极的所述第二焊盘连接到所述外围逻辑结构。

半导体存储装置-201920190363.4
发明人：野岛和弘;清水公志郎 -专利权人：东芝存储器株式会社
申请日： 2019-01-30 - 公布日： 2019-10-25 - 主分类号： H01L27/1157
摘要：实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：逻辑电路，设置在衬底上；第1区域，设置在逻辑电路上，且在第1方向交替积层有多个第1绝缘层(33)与多个导电层(35_0～35_7、36)；多个存储柱(MP)，在第1区域中在第1方向延伸；第2区域，设置在逻辑电路上，且在第1方向交替积层有多个第1绝缘层(33)与多个第2绝缘层(50)；以及接触插塞(CP1)，在第2区域中在第1方向延伸，且连接于逻辑电路。

立体垂直通道NAND存储器的串行选择栅极的氧化方法-201810912769.9
发明人：赖二琨;龙翔澜 -专利权人：旺宏电子股份有限公司
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摘要：一种存储器元件包括一导电条带堆叠结构，包括多个第一阶层中且具有一第一开口的多个导电条带，以及第二阶层中且具有一第二开口的多个导电条带，且两种开口都将导电条带侧壁暴露于外。数据储存结构形成于第一阶层中的导电条带的侧壁上。第一垂直通道结构包括垂直通道膜，设置于第一开口中，并与数据储存结构接触。第二开口对准该第一垂直通道结构。栅极介电层位于第二阶层中的导电条带的侧壁上。第二垂直通道结构包括设置于第二开口中的垂直通道膜，与位于第二阶层中的导电条带的侧壁上的栅极介电层接触。

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发明人：肖莉红;刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2018-11-22 - 公布日： 2019-10-18 - 主分类号： H01L27/1157
摘要：提供了一种用于形成3D存储器件的栅极结构的方法。所述方法包括：在衬底上形成交替层堆叠体；在所述交替层堆叠体中形成多个沟道孔，每一个沟道孔垂直穿过所述交替层堆叠体；在每一个沟道孔的侧壁上形成包括存储层的功能层，其中，所述存储层具有不平坦表面；形成沟道层以覆盖每一个沟道孔中的所述功能层；以及形成填充结构以覆盖所述沟道层并填充每一个沟道孔。

半导体存储器装置及制造半导体存储器装置的方法-201811189565.3
发明人：永岛幸延 -专利权人：东芝存储器株式会社
申请日： 2018-10-12 - 公布日： 2019-10-11 - 主分类号： H01L27/1157
摘要：本文描述的实施例大体上涉及半导体存储器装置及制造所述半导体存储器装置的方法。根据一个实施例，一种半导体存储器装置包含堆叠体、存储器柱、第一及第二绝缘层及隔离区。衬底上方的所述堆叠体包含彼此隔离并且沿与所述衬底表面交叉的第一方向堆叠的导电层。所述存储器柱沿所述第一方向延伸穿过所述堆叠体。所述第一绝缘层设置在所述存储器柱上方。所述隔离区沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，并且在与所述第一方向交叉的第二方向上隔离所述堆叠体。所述第二绝缘层设置在所述第一绝缘层及所述隔离区的侧壁上。

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发明人：山阪司祐人;青山知宪 -专利权人：东芝存储器株式会社
申请日： 2018-09-28 - 公布日： 2019-10-08 - 主分类号： H01L27/1157
摘要：本文中所描述的实施例大体上涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。根据一个实施例，半导体存储器装置包含电路层、第一导电层、导柱层及第二导电层。所述电路层经提供于衬底上且包含CMOS电路。所述第一导电层经提供在所述电路层上方，且经堆叠并且绝缘层插入在其间。所述导柱层穿过所述第一导电层，且包含硅单晶。所述第二导电层经提供于所述导柱层上且包含含有杂质的硅单晶。所述第一导电层经提供于所述电路层与所述第二导电层之间。

半导体装置及其制造方法-201810847601.4
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申请日： 2018-07-27 - 公布日： 2019-10-01 - 主分类号： H01L27/1157
摘要：本发明的实施方式提供能够小型化及低成本化的半导体装置及其制造方法。本发明的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。

半导体存储装置-201811002449.6
发明人：饭岛纯;田上政由;臼井孝公;西村贵仁 -专利权人：东芝存储器株式会社
申请日： 2018-08-30 - 公布日： 2019-10-01 - 主分类号： H01L27/1157
摘要：实施方式的半导体存储装置具备基板、积层体、多个柱状部、多个连接部及多条配线。所述多条配线在与所述基板的上表面平行的第1方向上延伸。在从所述积层体的积层方向及与所述第1方向垂直的第2方向观察时，连接于所述多条配线中的第1配线的第1连接部的一部分，和连接于在所述第2方向上与所述第1配线相邻的第2配线的第2连接部的一部分重叠。

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摘要：公开了用于形成三维(3D)存储器件的方法的实施例。在示例中，将外围设备形成在第一衬底上。在第一衬底上的外围设备之上形成第一互连层。在第二衬底上形成包括多个电介质/牺牲层对和多个存储器串的电介质堆叠层，每个存储器串垂直延伸穿过电介质堆叠层。在第二衬底上的存储器串之上形成第二互连层。将第一衬底和第二衬底键合，使得第一互连层在第二互连层之下并与第二互连层接触。在键合之后，将第二衬底减薄。通过用多个导体层替换电介质/牺牲层对中的牺牲层，将存储堆叠层形成在减薄的第二衬底之下并包括多个导体/电介质层对。

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摘要：提供了制造三维半导体存储器件的方法。一种方法可以包括：在衬底上形成模结构，该膜结构包括沟道区域和在沟道区域之间的非沟道区域；以及在模结构上形成多层掩模层，该多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层。该多层掩模层可以包括暴露沟道区域中的模结构的掩模孔、暴露非沟道区域中的第一掩模层的虚设掩模孔、以及覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁的缓冲间隔物。该方法可以包括使用该多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。

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发明人：刘峻;霍宗亮 -专利权人：长江存储科技有限责任公司
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摘要：公开了三维存储器件的方法和结构。在示例中，存储器件包括衬底以及设置于衬底上的第一交替导体/电介质堆叠层和设置于第一交替导体/电介质堆叠层之上设置的电介质层。第二交替导体/电介质堆叠层设置在电介质层上。NAND存储器件包括相对于所述衬底的表面正交地延伸通过所述第一堆叠层和所述第二堆叠层的一个或多个阵列公共源极触点，其中，所述一个或多个阵列公共源极触点中的至少一个包括第一导电触点以及设置于所述第一导电触点之上并与所述第一导电触点电连接的第二导电触点。

三维存储器件的嵌入式焊盘结构及其制造方法-201880001682.4
发明人：陈俊;夏志良;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-08-16 - 公布日： 2019-09-10 - 主分类号： H01L27/1157
摘要：本文公开了3D存储器件及其制造方法的实施例。所述器件包括阵列器件半导体结构，阵列器件半导体结构包括：设置于交替导体/电介质堆叠层上并包括第一互连结构的阵列互连层。所述器件还包括外围器件半导体结构，外围器件半导体结构包括设置于外围器件上并包括第二互连结构的外围互连层。所述器件还包括嵌入阵列器件半导体结构或外围互连层中的焊盘以及暴露焊盘的表面的焊盘开口。阵列互连层与外围互连层键合，并且焊盘通过第一互连结构或第二互连结构与外围器件电连接。

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摘要：本发明公开了一种MOS存储器，其结构从下至上分别为硅衬底、隧道氧化物层、电荷存储层、栅极氧化层和栅极，所述隧道氧化物层为超薄非对称Al₂O₃/HfO₂的双层结构，所述电荷存储层为四层石墨烯纳米薄片；本发明还公开了基于上述MOS存储器的制备方法。本发明的MOS存储器能够增强存储器的保持能力，同时又保持电荷的保留率，在非易失性存储器设备中具有很大的潜力；其制备方法简单易行，工艺成本低。

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摘要：本发明公开了一种3D NAND闪存器件及其包覆型硅纳米管的制备方法，属于3D NAND闪存领域。该包覆型硅纳米管的制备方法该存储器件以碳纳米管为模板，在所述碳纳米管内腔沉积Ni层，然后煅烧去除碳纳米管同时将Ni层氧化得到NiO纳米线，再利用化学气相沉积在NiO纳米线外部沉积Si层，最后去除NiO纳米线即得到包覆型硅纳米管。该3D NAND闪存器件由包覆型纳米管作为NAND串组成，可以有效简化器件结构，也减少了原有器件制作过程中复杂的制造工艺步骤，简化了制备过程，对降低制造成本有积极作用。同时多步模板复制法的使用使制备的纳米管管径和管壁更加均匀，管壁厚度更加可控。

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申请日： 2014-06-23 - 公布日： 2019-09-03 - 主分类号： H01L27/1157
摘要：本发明构思提供了制造半导体装置的方法。所述方法包括：形成包括交替地且重复地堆叠在基底上的绝缘层和牺牲层的薄层结构；形成贯穿薄层结构并暴露基底的通孔；形成覆盖通孔的内侧壁并部分填充通孔的半导体层；使半导体层的第一部分氧化以形成第一绝缘层；以及将氧原子注入到半导体层的第二部分中。第二部分的氧原子浓度比第一绝缘层的氧原子浓度低。利用氧化工艺同时执行使第一部分氧化的步骤和将氧原子注入到第二部分中的步骤。

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操作3D存储器件的方法-201880001668.4
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摘要：公开了三维存储器件架构和操作该器件的方法的实施例。擦除存储器件的存储单元的方法包括将大于10V的第一电压施加到一个或多个第一垂直结构的第一半导体层。该方法还包括将大于10V的第二电压施加到堆叠在一个或多个第一垂直结构之上的一个或多个第二垂直结构的第二半导体层。该方法还包括将多个字线中的每一个接地。多个字线与绝缘层布置成衬底之上的交替堆叠层，并且一个或多个第一垂直结构和一个或多个第二垂直结构延伸穿过交替堆叠层。

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摘要：本发明提供了一种垂直型存储器装置，所述垂直型存储器装置包括：基底，具有单元阵列区和设置为邻近于所述单元阵列区的连接区；多个栅电极层，堆叠在所述单元阵列区和所述连接区上；多个沟道结构，设置在所述单元阵列区中；多个虚设沟道结构，设置在所述连接区中；以及多个狭缝，在所述单元阵列区中设置在所述多个栅电极层中。所述多个栅电极层在所述连接区中形成台阶结构，所述多个沟道结构穿透所述多个栅电极层，所述多个虚设沟道结构穿透所述多个栅电极层中的至少一个。

半导体器件及其制造方法-201510030385.0
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一种提高三维NAND闪存存储器耐久性的方法-201910293996.2
发明人：陈杰智;曹芮;杨文静 -专利权人：山东大学
申请日： 2019-04-12 - 公布日： 2019-08-09 - 主分类号： H01L27/1157
摘要：一种提高三维NAND闪存存储器耐久性的方法，基于三维架构NAND闪存存储器，对于进行多次擦除和编程操作的器件，当BER到达用户设定的阈值后，将器件最后保持为擦除状态，再对器件进行退火。若是器件进行擦除/编程操作后，最后存储单元保持状态若为随机写入或是最高态G态的情况，并不会出现这种修复的现象。本发明是在擦除状态下对存储器进行高温退火，在经过此方法的过程以后，得到错误率也相对于普通方法大大减小，采用简单的方法实现了提高三维NAND闪存存储器的耐久性，利用高温退火修复了三维NAND闪存存储器在PE循环中引起的数据损坏。

三维结构的半导体存储器装置-201810907399.X
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-08-10 - 公布日： 2019-08-06 - 主分类号： H01L27/1157
摘要：三维结构的半导体存储器装置。一种半导体存储器装置包括：存储器单元阵列，该存储器单元阵列设置在基板上；多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸并且被划分成第一位线段和第二位线段；以及多个源极线焊盘，所述多个源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]三维半导体存储器件在审

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