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[发明专利]包含LDMOS晶体管的半导体器件-CN202310937332.1在审
发明人： 肖莉红;司伟 -专利权人：荣芯半导体（淮安）有限公司
申请日： 2023-07-27 - 公布日： 2023-10-27 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种包含LDMOS晶体管的半导体器件。所述半导体器件中，所述LDMOS晶体管包括由构成多晶硅栅极的多晶硅条沿宽度方向扩展至漂移区场氧化层表面形成的场极板，并且，第一栅极金属接触对应于所述场极板形成于所述多晶硅条顶表面，栅电压通过所述第一栅极金属接触施加在所述场极板和所述多晶硅栅极上，对于多晶硅栅极和场极板的控制能力较强，可以有效控制场极板下方的漂移区表面电场，使漂移区的表面电场得到有效弱化，能够优化表面电场分布，有利于提高LDMOS晶体管的击穿电压以及降低导通电阻，有助于提高LDMOS晶体管的综合性能。
包含 ldmos 晶体管半导体器件

[发明专利]形成三维存储器的方法以及三维存储器-CN201810562720.5有效
发明人： 肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-06-04 - 公布日： 2023-10-27 - 主分类号： H10B41/20 文献下载
摘要：本发明涉及一种形成三维存储器的方法以及三维存储器，该存储器包括：衬底；位于所述衬底上的堆叠的第一堆栈和第二堆栈，所述第一堆栈和第二堆栈分别包括间隔的栅极层；位于所述第一堆栈中的第一沟道孔；位于所述第一沟道孔中的第一沟道层；位于所述第二堆栈的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；位于所述第二沟道孔中的第二沟道层；位于所述第一堆栈和所述第二堆栈间的虚拟栅极层；以及位于所述第一沟道层和所述第二沟道层间的导电部，所述导电部连接所述第一沟道层和所述第二沟道层，且所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离。
形成三维存储器方法以及

[发明专利]一种半导体结构及其形成方法、相关器件-CN202310677969.1在审
发明人： 肖莉红;何京涛 -专利权人：荣芯半导体（淮安）有限公司
申请日： 2023-06-08 - 公布日： 2023-10-20 - 主分类号： H01L23/544 文献下载
摘要：本发明实施例提供了一种半导体结构及其形成方法、相关器件，所述半导体结构的形成方法包括：提供衬底；在所述衬底上形成标记凹槽；在所述标记凹槽的侧壁和底部形成外延阻挡层；在所述衬底朝向所述标记凹槽一侧形成覆盖所述衬底表面的外延层，所述外延层选择性形成在所述衬底的表面，且选择性避开所述外延阻挡层的表面；其中，所述标记凹槽两侧的外延层相接或不相接，在所述标记凹槽两侧的外延层相接时，相接部分的所述外延层具有与所述标记凹槽位置对应的凹陷，所述凹陷的底部高于衬底表面；以所述标记凹槽或所述外延层上的凹陷为零层标记，形成器件层结构。所述方法提高了器件性能。
一种半导体结构及其形成方法相关器件

[发明专利]一种半导体器件及其制造方法-CN202311009356.7在审
发明人：张玉廷;肖莉红;司伟 -专利权人：荣芯半导体（淮安）有限公司
申请日： 2023-08-10 - 公布日： 2023-10-17 - 主分类号： H01L21/762 文献下载
摘要：一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，所述半导体衬底包括有源区和位于所述有源区之间的隔离区；在所述半导体衬底上形成图案化的掩膜层，所述掩膜层具有对应于所述隔离区的窗口；以所述掩膜层为掩膜刻蚀所述半导体衬底，在所述半导体衬底的所述隔离区中形成深沟槽隔离结构；对所述深沟槽隔离结构的底部进行横向扩展。本发明实施例的半导体器件及其制造方法将深沟槽隔离结构的底部进行横向扩展，能够提高深沟槽隔离结构的隔离长度，提高隔离效果，并降低工艺难度。
一种半导体器件及其制造方法

[发明专利]一种半导体结构、形成方法及相关器件-CN202310674827.X在审
发明人： 肖莉红 -专利权人：荣芯半导体（淮安）有限公司
申请日： 2023-06-08 - 公布日： 2023-09-01 - 主分类号： H01L21/304 文献下载
摘要：本发明实施例提供了一种半导体结构、形成方法及相关器件，所述半导体结构的形成方法包括：提供衬底；在所述衬底上形成标记凹槽；在所述标记凹槽的侧壁和底部形成反光层；在所述衬底朝向所述标记凹槽一侧形成覆盖所述衬底表面的外延层；以所述标记凹槽内的反光层为标记，在所述衬底的正面和/或背面套刻所述标记凹槽，形成器件功能层。本发明实施例能够同时提升晶面和晶背工艺的套刻精度，提高光刻对准效果，进而提高半导体器件的良率。
一种半导体结构形成方法相关器件

[发明专利]具有使用内插器的堆叠器件芯片的三维存储器件-CN202110040294.0有效
发明人：刘峻;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-06-29 - 公布日： 2023-08-18 - 主分类号： H10B43/35 文献下载
摘要：公开了具有使用内插器的堆叠器件芯片的三维(3D)存储器件及其制造方法的实施例。在示例中，3D存储器件包括第一和第二器件芯片以及其间的内插器。第一器件芯片包括外围器件以及处于所述第一器件芯片的表面上并且电连接至所述外围器件的第一芯片触点。第二器件芯片包括交替导体/电介质堆叠层、竖直延伸通过所述交替导体/电介质堆叠层的存储器串、以及处于所述第二器件芯片的表面上并且电连接至所述存储器串的第二芯片触点。所述内插器包括内插器衬底以及处于所述内插器的相对表面上并且通过所述内插器衬底相互电连接的第一和第二内插器触点。第一和第二内插器触点分别附接至所述第一和第二芯片触点。
具有使用内插堆叠器件芯片三维存储

[发明专利]三维存储器及其制备方法-CN202110523826.6有效
发明人： 肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-28 - 公布日： 2023-08-08 - 主分类号： H10B43/35 文献下载
摘要：本申请提供一种三维存储器及其制备方法。方法包括：提供半导体结构，其中，所述半导体结构包括形成于衬底的表面的叠层结构；刻蚀所述叠层结构以形成贯穿所述叠层结构的沟道孔；以及在所述沟道孔的侧壁依次形成阻挡层、电荷捕获层和隧穿层，其中，所述隧穿层位于所述沟道孔的顶部和底部的部分与所述阻挡层抵接以使所述电荷捕获层被所述隧穿层和所述阻挡层包围。本申请的技术方案解决了现有技术中具有横向扩展的沟道插塞中，电荷易从电荷捕获层扩散出去，使得电荷在沟道插塞处聚集的的风险大大增加，影响三维存储器的可靠性的问题。
三维存储器及其制备方法

[发明专利]3DNAND存储器件的结构及其形成方法-CN202010919497.2有效
发明人： 肖莉红;顾立勋 -专利权人：长江存储科技有限责任公司
申请日： 2018-10-26 - 公布日： 2023-08-04 - 主分类号： H10B43/35 文献下载
摘要：提供了一种3D NAND存储器件的结构和制造方法，所述3D NAND存储器件的结构包括：衬底；所述衬底上的第一堆叠层；所述第一堆叠层上的第二堆叠层；所述第一堆叠层与所述第二堆叠层之间的阻隔层；以及延伸穿过所述第一堆叠层、所述阻隔层和所述第二堆叠层的沟道结构，其中，所述沟道结构包括功能层和由所述功能层围绕的沟道层。
dnand 存储器件结构及其形成方法

[发明专利]存储器装置的阶梯结构-CN202110745130.8有效
发明人：吕震宇;陈俊;戴晓望;朱继锋;陶谦;黄郁茹;胡思平;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2018-08-06 - 公布日： 2023-07-18 - 主分类号： H10B41/20 文献下载
摘要：公开一种半导体结构。半导体结构包括设置于基底(101)之上的阶梯结构(800)。阶梯结构(800)包括复数层堆叠层，其中各堆叠层包括设置于第二材料层(840)的一部分之上的第一材料层(502)。阶梯结构(800)还包括多个连接垫(820)，其中各连接垫(820)设置于相应的堆叠层的第二材料层(840)的另一部分之上。
存储器装置阶梯结构

[发明专利]3D NAND存储器及其形成方法-CN202110274782.8有效
发明人：李兆松;肖莉红;刘沙沙;卢峰;王恩博;邵明;王浩;杨号号;张勇 -专利权人：长江存储科技有限责任公司
申请日： 2019-01-31 - 公布日： 2023-05-12 - 主分类号： H10B43/50 文献下载
摘要：本发明涉及一种3D NAND存储器及其形成方法。所述3D NAND存储器的所述形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一堆叠结构，所述第一堆叠结构中具有第一沟道孔，所述第一沟道孔底部的半导体衬底中具有凹槽；在所述凹槽中形成半导体外延层；在所述半导体外延层表面形成金属硅化物层；在所述第一沟道孔侧壁和底部上形成电荷存储层；刻蚀所述第一沟道孔底部上的电荷存储层以及部分金属硅化物层，形成暴露出半导体外延层表面的开口；在所述开口中形成第二沟道层，所述第二沟道层与所述半导体外延层相接触。本发明保证第一沟道孔的特征尺寸保持不变或变化很小，从而保证工艺的稳定性。
nand 存储器及其形成方法

[发明专利]制造半导体器件的方法与3D存储器件-CN201811095237.7有效
发明人：胡斌;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-19 - 公布日： 2023-01-24 - 主分类号： H10B43/27 文献下载
摘要：本申请公开了一种制造半导体器件的方法与3D存储器件。该方法包括：在半导体衬底上形成绝缘叠层结构，包括交替堆叠的第一层间绝缘层与第二层间绝缘层；贯穿所述绝缘叠层结构形成隔离结构；将所述隔离结构一侧的所述第一层间绝缘层替换为栅极导体，形成第一栅叠层结构；以及将所述隔离结构另一侧的所述第二层间绝缘层替换为栅极导体，形成第二栅叠层结构，其中，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，在与所述半导体衬底表面垂直的方向上，所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了半导体器件的存储密度，提高了半导体器件的空间利用率。
制造半导体器件方法存储器件

[发明专利]具有使用背面衬底减薄形成的半导体插塞的三维存储设备-CN202010234341.0有效
发明人：刘沙沙;肖莉红;王恩博;卢峰;徐前兵 -专利权人：长江存储科技有限责任公司
申请日： 2018-10-23 - 公布日： 2022-06-14 - 主分类号： H01L27/1157 文献下载
摘要：公开了3D存储设备及其形成方法的实施例。在示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。
具有使用背面衬底形成半导体三维存储设备

[发明专利]用于三维存储器件的贯穿阵列触点（TAC）-CN202210166774.6在审
发明人：陶谦;胡禺石;吕震宇;肖莉红;戴晓望;周玉婷;汤召辉;郭美澜;唐志武;魏勤香;徐前兵;刘沙沙;孙坚华;王恩博 -专利权人：长江存储科技有限责任公司
申请日： 2018-05-03 - 公布日： 2022-05-27 - 主分类号： H01L27/11565 文献下载
摘要：公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。
用于三维存储器件贯穿阵列触点 tac

[发明专利]三维存储器结构的制造方法-CN201811140658.7有效
发明人：胡斌;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-28 - 公布日： 2022-01-04 - 主分类号： H01L23/48 文献下载
摘要：公开了一种三维存储器结构的制造方法，包括：形成CMOS电路，CMOS电路包括第一硅衬底以及位于第一硅衬底上的第一绝缘层，第一绝缘层中具有多个第一外部焊盘；形成贯穿第一绝缘层和第一硅衬底的硅通孔，硅通孔的第二端在第一硅衬底的底部暴露；在第一绝缘层上形成第一布线层，硅通孔的第一端与第一布线层连接，以及经由第一布线层与第一外部焊盘电连接；形成存储单元阵列，存储单元阵列包括第二硅衬底以及位于第二硅衬底上的第二绝缘层，第二绝缘层中具有多个第二外部焊盘和多个第二布线层；以及将CMOS电路和存储单元阵列键合成三维存储器结构。本发明实施例可以减少布线密度。
三维存储器结构制造方法

[发明专利]3D存储器件及其制造方法-CN201810892033.X有效
发明人： 肖莉红;胡斌 -专利权人：长江存储科技有限责任公司
申请日： 2018-08-07 - 公布日： 2021-12-03 - 主分类号： H01L27/11529 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：第一阵列结构，第一阵列结构包括第一衬底、位于第一衬底上的第一栅叠层结构、以及贯穿第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在第一阵列结构上方，第二阵列结构包括第二衬底、位于第二衬底上的第二栅叠层结构、以及贯穿第二栅叠层结构的多个第二沟道柱，以及互连结构，位于第一阵列结构和第二阵列结构之间并且包括多条位线，其中，所述多个第二沟道柱分别穿过所述第二衬底连接至所述多条位线，以及经由所述多条位线连接至所述多个第一沟道柱中的相应一个沟道柱。该3D存储器件中的位线兼作为不同层面的阵列结构之间的互连，从而可以减小3D存储器件的尺寸以及提高产品良率。
存储器件及其制造方法

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