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[发明专利]半导体装置及半导体装置的制造方法-CN202210965295.0在审
发明人： 河崎一茂;板仓悟 -专利权人：铠侠股份有限公司
申请日： 2022-08-12 - 公布日： 2023-09-19 - 主分类号： H01L23/31 文献下载
摘要：提供一种封固到配线基板的至少侧面为止的半导体装置及半导体装置的制造方法。一个实施方式的半导体装置具有：配线基板，具有第1面、作为上述第1面的相反侧的面的第2面、以及作为与上述第1面及上述第2面连接的面的侧面，在内部形成有配线，在上述第1面形成有第1电极；半导体元件，设置在上述配线基板，与上述第1电极电连接；以及树脂层，将上述配线基板的上述第1面和上述半导体元件封固，将上述配线基板的上述侧面覆盖，上述树脂层的侧面大致垂直。
半导体装置制造方法

[发明专利]半导体装置-CN201810895152.0有效
发明人：筑山慧至;小柳胜;伊东干彦;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2018-08-08 - 公布日： 2023-09-19 - 主分类号： H01L23/522 文献下载
摘要：实施方式提供一种能够实现高速信号收发的半导体装置。半导体装置具备：基底部件；以及多个半导体芯片，积层在基底部件上，且经由连接部件相互电连接；多个半导体芯片中的第1半导体芯片包含：半导体衬底，具有元件面及其相反侧的背面；功能层，设置在元件面上；以及多个贯通电极，在半导体衬底中从背面延伸到元件面，电连接于功能层；第1半导体芯片经由连接于多个贯通电极的连接部件而电连接于多个半导体芯片中相邻的第2半导体芯片；功能层包含：第1接触垫；以及第2接触垫，位于多个半导体芯片的积层方向上的半导体衬底与第1接触垫之间的层级；多个贯通电极包含：第1贯通电极，连接于第1接触垫；以及第2贯通电极，连接于第2接触垫。
半导体装置

[发明专利]半导体装置-CN201810053617.8有效
发明人：筑山慧至;栗田洋一郎;青木秀夫;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2018-01-19 - 公布日： 2023-09-08 - 主分类号： H01L23/31 文献下载
摘要：本发明提供一种能够抑制误动作及可靠性的降低的半导体装置。实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。
半导体装置

[发明专利]半导体存储器装置-CN202310576275.9在审
发明人：福住嘉晃;青地英明;松尾美惠;吉井谦一郎;进藤浩一郎;河崎一茂;佐贯朋也 -专利权人：铠侠股份有限公司
申请日： 2019-08-23 - 公布日： 2023-08-15 - 主分类号： H10B43/20 文献下载
摘要：本文中描述的实施例大体上涉及一种半导体存储器装置。根据一个实施例，阵列芯片包含三维安置的多个存储器单元和连接到所述存储器单元的存储器侧互连层。所述电路芯片包含衬底、设置在所述衬底上的控制电路，以及设置在所述控制电路上并连接到所述控制电路的电路侧互连层。所述电路芯片粘贴到所述阵列芯片，其中所述电路侧互连层面向所述存储器侧互连层。所述接合金属设置在所述存储器侧互连层与所述电路侧互连层之间。所述接合金属接合到所述存储器侧互连层和所述电路侧互连层。
半导体存储器装置

[发明专利]半导体装置-CN201810895900.5有效
发明人：筑山慧至;小柳胜;伊东干彦;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2018-08-08 - 公布日： 2023-07-18 - 主分类号： H10B80/00 文献下载
摘要：本发明提供一种半导体装置。实施方式的半导体装置包含：基底部件；积层体，配置于基底部件上，且包含在与基底部件的上表面交叉的方向上积层的多个半导体芯片、及与多个半导体芯片相连的公共端子；第1导体，设置在积层体上；第2导体，设置在基底部件的上表面；及连接导体，将第1导体与第2导体连接；且多个半导体芯片具有配置着功能元件的元件面、及与元件面为相反侧的背面，分别包含从背面到达元件面的贯通电极，公共端子包含多个半导体芯片的贯通电极，且具有位于积层体的上表面的上端、及位于积层体的下表面的下端，第1导体连接于公共端子的上端，第2导体经由连接导体而连接于第1导体，并且电连接于公共端子的下端。
半导体装置

[发明专利]半导体装置-CN202210930761.1在审
发明人：三浦正幸;长谷川一磨;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2022-08-04 - 公布日： 2023-06-30 - 主分类号： H01L23/48 文献下载
摘要：提供适当地配置多个第1半导体芯片和第2半导体芯片的半导体装置。一个实施方式的半导体装置具备：布线基板，其包括布线层；第1层叠体，其设置于所述布线基板，包括在与所述布线基板相对向的面设置有第1连接端子的多个第1半导体芯片；以及第1金属线，其从所述第1连接端子朝向所述布线基板延伸，将所述连接端子与所述布线基板连接。
半导体装置

[发明专利]存储装置-CN201780055728.6有效
发明人：伊东干彦;小柳胜;中谷真史;奥野晋也;长坂繁辉;吉原正浩;梅泽明;筑山慧至;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2017-03-23 - 公布日： 2023-05-12 - 主分类号： H01L27/10 文献下载
摘要：实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
存储装置

[发明专利]半导体装置-CN201810154959.9有效
发明人： 河崎一茂;栗田洋一郎 -专利权人：铠侠股份有限公司
申请日： 2018-02-23 - 公布日： 2022-11-25 - 主分类号： H01L25/18 文献下载
摘要：实施方式提供一种能够使包含多个半导体芯片的积层体的良品率提高的半导体装置。实施方式的半导体装置具备：部件，包含第1面、与所述第1面为相反侧的第2面、及在沿所述第1面的第1方向上延伸的至少一条配线；两个以上的积层体，在所述第1面上，在所述第1方向上排列而配置；及两个以上的逻辑芯片，分别电连接在所述积层体。所述两个以上的积层体分别包含在与所述第1面垂直的第2方向上积层的多个半导体芯片。所述多个半导体芯片分别包含第1半导体层及第2半导体层。所述第1半导体层及第2半导体层具有设置着功能元件的元件面、及与所述元件面为相反侧的背面，且以所述第2半导体层的元件面面向所述第1半导体层的元件面的方式贴合。
半导体装置

[发明专利]半导体装置-CN202110927795.0在审
发明人： 河崎一茂;三浦正幸;向田秀子 -专利权人：铠侠股份有限公司
申请日： 2021-08-10 - 公布日： 2022-09-09 - 主分类号： H01L23/31 文献下载
摘要：实施方式的半导体装置具有：布线基板，其具有第一面，并在与第一面相反的一侧具有第二面；第一半导体元件，其在布线基板的第一面上；第二半导体元件，其在布线基板的第一面上；以及第一密封材料，其至少密封第二半导体元件，在第一半导体元件与第二半导体元件之间的第一密封材料上形成有狭缝，在将第一半导体元件上的第一密封材料的厚度设为t1、第二半导体元件上的第一密封材料的厚度设为t2时，t1和t2满足0≤t1＜t2的关系。
半导体装置

[发明专利]半导体装置及其制造方法-CN201811248184.8有效
发明人：栗田洋一郎;江泽弘和;河崎一茂;筑山慧至 -专利权人：铠侠股份有限公司
申请日： 2014-09-04 - 公布日： 2022-02-11 - 主分类号： H01L25/065 文献下载
摘要：提供一种低成本且可靠性高的半导体装置以及其制造方法。第1树脂层设置在上层芯片的第1面。第1布线层设置在第1树脂层中，与上层芯片电连接。第2树脂层设置在第1树脂层的表面侧，并且扩展到比上层芯片的侧面靠外侧的芯片外区域。第2布线层设置在第2树脂层中，与第1布线层连接，延伸到芯片外区域。下层芯片安装在第1树脂层的表面侧，与第1布线层连接。
半导体装置及其制造方法

[发明专利]半导体装置-CN201710711611.0有效
发明人： 河崎一茂;伊东干彦;小柳胜 -专利权人：东芝存储器株式会社
申请日： 2017-08-18 - 公布日： 2021-12-07 - 主分类号： H01L25/065 文献下载
摘要：本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。
半导体装置

[发明专利]半导体存储器装置-CN201910786022.8在审
发明人：福住嘉晃;青地英明;松尾美惠;吉井谦一郎;进藤浩一郎;河崎一茂;佐贯朋也 -专利权人：东芝存储器株式会社
申请日： 2019-08-23 - 公布日： 2020-03-13 - 主分类号： H01L27/11578 文献下载
摘要：本文中描述的实施例大体上涉及一种半导体存储器装置。根据一个实施例，阵列芯片包含三维安置的多个存储器单元和连接到所述存储器单元的存储器侧互连层。所述电路芯片包含衬底、设置在所述衬底上的控制电路，以及设置在所述控制电路上并连接到所述控制电路的电路侧互连层。所述电路芯片粘贴到所述阵列芯片，其中所述电路侧互连层面向所述存储器侧互连层。所述接合金属设置在所述存储器侧互连层与所述电路侧互连层之间。所述接合金属接合到所述存储器侧互连层和所述电路侧互连层。
半导体存储器装置

[发明专利]半导体装置及半导体装置的制造方法-CN201710134843.4有效
发明人： 河崎一茂 -专利权人：东芝存储器株式会社
申请日： 2017-03-08 - 公布日： 2019-11-15 - 主分类号： H01L23/488 文献下载
摘要：本发明是能抑制可靠性的降低的半导体装置及其制造方法。半导体装置包含具备绝缘层的第1衬底、具备第4至第6导电性焊垫的第2衬底、将第1、第4导电性焊垫间电连接的第1凸块、将第2、第5导电性焊垫间电连接的第2凸块、及将第3、第6导电性焊垫间电连接的第3凸块；所述绝缘层具有：第1开口部，使第1导电性焊垫的至少一部分露出且第1导电性焊垫的露出面积具有第1面积；第2开口部，使第2导电性焊垫的至少一部分露出且第2导电性焊垫的露出面积具有第2面积，所述第2面积是与第1面积不同的值；及第3开口部，使第3导电性焊垫的至少一部分露出且第3导电性焊垫的露出面积具有第3面积，所述第3面积是第1面积与第2面积之间的值。
半导体装置制造方法

[发明专利]半导体装置及其制造方法-CN201810847601.4在审
发明人： 河崎一茂 -专利权人：东芝存储器株式会社
申请日： 2018-07-27 - 公布日： 2019-10-01 - 主分类号： H01L27/1157 文献下载
摘要：本发明的实施方式提供能够小型化及低成本化的半导体装置及其制造方法。本发明的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。
半导体芯片基础部件积层体半导体装置交替积层最下层排列配置低成本制造

[发明专利]半导体装置及其制造方法-CN201410444601.1有效
发明人： 河崎一茂;栗田洋一郎 -专利权人：东芝存储器株式会社
申请日： 2014-09-03 - 公布日： 2019-07-12 - 主分类号： H01L23/522 文献下载
摘要：本发明提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。第2芯片层叠在第1芯片的第1配线层侧。第2芯片包含：第2半导体层，具有与第1配线层对向的第2电路面、及第2电路面的相反侧的第2背面；第2配线层，设置在第2电路面并与第1芯片的第1配线层连接；及第2贯通电极，贯通第2半导体层而设置，并连接于第2配线层。第3芯片层叠在第2芯片的第2背面侧。第3芯片包含：第3半导体层，具有第3电路面、及与第2芯片对向的第3背面；第3配线层，设置在第3电路面；及第3贯通电极，贯通第3半导体层而设置，连接于第3配线层，并且利用凸块而连接于第2芯片的第2贯通电极。
配线层芯片半导体层贯通电极电路面背面半导体装置芯片层叠对向贯通寄生电容相反侧凸块制造电路

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