[发明专利]用于在半导体器件中形成应激源区的机制

说明书

相关申请的交叉引用

本申请涉及2011年7月6日提交的、名称为“A Semiconductor Device witha Dislocation Structure and Method of Forming the Same”、申请号为13/177,309的美国专利申请和2011年2月17日提交的、名称为“Integrated Circuits and Fabrication Methods Thereof”、申请号为13/029,378的美国专利申请，该两篇申请通过整体引用并入本文中。本申请还涉及与本申请同日提交的、名称为“Pinch-Off Control of Gate Edge Dislocation”、申请号为(代理卷号为NO.TSMC2011-0752)的美国专利申请，该申请也通过整体引用并入本文中。

技术领域

本发明涉及半导体技术领域，更具体地，涉及用于在半导体器件中形成应激源区的机制。

背景技术

半导体集成电路(IC)工业已经历了快速增长。在IC发展过程中，功能密度(即，每芯片面积互连器件的数量)普遍增加，与此同时几何尺寸(即，能使用制造工艺创建的最小元件(或线路))不断降低。这种减小尺寸的工艺通过提高生产效率以及降低相关成本总体上提供了益处。这种尺寸减小也增加了加工和制造IC的复杂性，并且为了实现这些认识到的改进，在IC制造中也需要类似的发展。

例如，随着诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各技术节点减小尺寸，已经实现应变的源极区/漏极区部件(例如，应激源区)来增加载流子迁移率并提高器件性能。应力使半导体晶格变形或应变，这影响半导体的能带排列和电荷传输特性。通过控制成品器件内的应力的大小和分布，制造者可增加载流子迁移率并提高器件性能。尽管目前的IC器件应激源区的形成方法总体上适于它们的预期目的，然而他们并不是在各个方面都令人完全满意。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：

半导体衬底；

栅极结构，设置在所述半导体衬底的沟道区的上方；

第一应力区，设置在所述半导体衬底内，所述第一应力区包括至少一个位错；以及

第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料。

在可选实施方式中，在所述半导体器件内所述第一应力区的深度大于所述第二应力区的深度。

在可选实施方式中，第一位错和第二位错沿[111]方向形成。

在可选实施方式中，所述[111]方向具有在大约45度到大约65度范围内的角度，所述角度相对于与所述半导体衬底表面平行的轴向测得。

在可选实施方式中，所述至少一个位错从所述第一应力区延伸通过所述第二应力区。

在可选实施方式中，第一位错具有设置在所述半导体衬底内的低于100纳米的深度处的夹断点，所述深度相对于所述半导体衬底的表面测得。

在可选实施方式中，所述夹断点不是设置沟道区内。

在可选实施方式中，所述第一应力区和所述第二应力区没有延伸至所述衬底的虚构中心线之外。

在可选实施方式中，所述第一应力区的深度小于大约

在可选实施方式中，所述第二应力区的深度在大约到大约范围内。

在可选实施方式中，所述第一应力区和第二应力区设置在源极区或漏极区内并靠近所述栅极结构。

在可选实施方式中，包括栅极结构的晶体管为n型金属氧化物硅(NMOS)场效应晶体管(FET)，并且其中所述外延应力诱导材料包括SiC、SiP或SiCP。

根据本发明的另一个方面，还提供了一种半导体器件，所述半导体器件包括：

半导体衬底；

栅极结构，设置在所述半导体衬底的沟道区的上方；

第一应力区，设置所述半导体衬底内，所述第一应力区包括至少一个位错；以及

第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料，其中包括栅极结构的晶体管为n型金属氧化物硅(NMOS)场效应晶体管(FET)，并且其中所述外延应力诱导材料包括SiC、SiP或SiCP。

根据本发明的又一个方面，还提供了一种制造半导体器件的方法，该方法包括：

提供具有栅层叠件的衬底；