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[发明专利]检测方法以及存储器装置-CN201810641764.7有效
发明人：黄科颖 -专利权人：华邦电子股份有限公司
申请日： 2018-06-21 - 公布日： 2021-05-18 - 主分类号： G11C29/18 文献下载
摘要：本发明提出一种检测方法以及存储器装置，该检测方法用以检测闪存阵列，闪存阵列包括多个字线、多个位线以一源极线。检测方法包括：执行第一检测程序。第一检测程序包括：施加第一正电压至闪存阵列的P型阱；施加接地电压至所有的字线；浮接位线以及源极线；判断流经P型阱的漏电流是否超过漏电临限值；以及当漏电流超过漏电临限值时，判断字线的至少一个短路至位线的至少一个或源极线
检测方法以及存储器装置

[发明专利]半导体集成电路装置-CN200910177317.1有效
发明人：伊藤稔 -专利权人：松下电器产业株式会社
申请日： 2006-07-27 - 公布日： 2010-04-21 - 主分类号： H03K17/687 文献下载
摘要：半导体集成电路装置能提升漏电流检测电路的检测灵敏度和提高响应。半导体集成电路装置具有在半导体衬底上具有多个MIS晶体管的内部电路；衬底电压控制块，将衬底电压提供给所述内部电路以控制该内部电路的MIS晶体管的阈值电压；漏电流检测电路，具有漏电流检测MIS晶体管和比较器，对于该漏电流检测MIS晶体管而言，将任意的电位的电源电压提供给源极，漏极与栅极连接并连接到恒流源，并由所述衬底电压控制块控制衬底电压，而所述比较器用于比较所述漏电流检测MIS晶体管的漏极电位和预定参考电位其中，所述衬底电压控制块基于所述比较器的比较结果生成衬底电压，将所生成的衬底电压施加到所述漏电流检测MIS晶体管的衬底和所述内部电路的MIS晶体管的衬底。
半导体集成电路装置

[发明专利]一种高电压薄膜晶体管-CN202110589125.2在审
发明人：刘立滨;许诺;臧金良;汪震海;韩丹红 -专利权人：北京机械设备研究所
申请日： 2021-05-28 - 公布日： 2021-10-01 - 主分类号： H01L29/786 文献下载
摘要：本申请揭示了一种高电压薄膜晶体管，包括：衬底、栅电极材料、厚栅介质层、薄栅介质层、半导体薄膜材料层、钝化层、源电极、漏电极，其中：栅电极材料位于衬底的部分区域上；厚栅介质层的厚度大于薄栅介质层的厚度，厚栅介质层位于衬底上且与栅电极材料一侧边相贴合，薄栅介质层覆盖于衬底、栅电极材料以及厚栅介质层的上方；源电极位于半导体薄膜材料层第一端上方，漏电极位于半导体薄膜材料层第二端上方，钝化层位于源电极和漏电极之间。本申请通过将栅介质层分为两种厚度，与源电极相连的栅介质层厚度较薄，与漏端连接的栅介质层厚度较厚，半导体薄膜材料覆盖栅介质层，并且与源电极和漏电极连接，形成导电通道；能够耐受更高的电压。
一种电压薄膜晶体管

[发明专利]氮化镓器件的陷阱参数测量方法、装置及介质-CN202211456884.2在审
发明人：吴龙江 -专利权人：深圳天狼芯半导体有限公司
申请日： 2022-11-21 - 公布日： 2023-03-31 - 主分类号： G01R31/26 文献下载
摘要：缺陷参数测量方法包括：在每个第一测量周期的第一阶段向栅极与源极之间施加第一时长的第一电压；在第二阶段向漏极与源极之间施加第二时长的第二电压；在每个第二阶段结束时确定每个第一测量周期的第四漏电流；基于N个第一时长和第四漏电流确定目标时长；基于M个第一电压和第四漏电流确定目标电压；在第二测量周期时，向栅极与源极之间施加目标时长的目标电压，并向漏极和源极之间施加第三电压，测量预设性能参数的值，并确定预设缺陷参数的值，从而能够在固定陷阱的充电状态后再对预设缺陷数的值进行测量
氮化器件陷阱参数测量方法装置介质

[发明专利]利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法-CN201910410099.5在审
发明人：辛倩;刘雅璇;宋爱民;徐明升;杜路路 -专利权人：山东大学深圳研究院;山东大学
申请日： 2019-05-17 - 公布日： 2019-07-19 - 主分类号： H01L29/786 文献下载
摘要：本发明的利用氧化亚锡调节阈值电压的氧化镓场效应晶体管，包括衬底、栅电极、源电极和漏电极，衬底的上表面设置有底栅介质层；底栅介质层上设置有氧化镓沟道层，氧化镓沟道层的材料为N型掺杂氧化镓；源电极与漏电极之间的氧化镓沟道层上设置有氧化亚锡层本发明的场效应晶体管的制备方法，包括：a).衬底清洗；b).制备氧化镓薄膜；c).去除转移物；d).制备源、漏电极；e).制备氧化亚锡层；f).退火处理。本发明针对现有氧化镓晶体管需要很大的负电压才能关断的问题，提出利用p型氧化亚锡调节n型氧化镓场效应晶体管阈值电压的方法及工艺，以调控晶体管的阈值电压，能够明显改善器件的阈值电压，提高器件的利用价值。
氧化镓氧化亚锡阈值电压制备场效应晶体管沟道层漏电极源电极晶体管衬底场效应管衬底清洗退火处理栅介质层负电压介质层上表面栅电极转移物底栅关断薄膜去除调控

[发明专利]具有减少的漏电流的闪存编程及验证-CN201410172165.7无效
发明人： A·梅克尔-马尔-蒂罗斯安;E·朗尼;M·兰道夫;M·丁 -专利权人：斯班逊有限公司
申请日： 2007-04-05 - 公布日： 2014-08-06 - 主分类号： G11C16/10 文献下载
摘要：一种具有减少的漏电流的闪存编程及验证。根据本发明的例示实施例所组构的闪存系统(300)，使用虚拟接地阵列架构(302)。在编程(programming)操作期间，目标存储单元(406)被正源极偏压电压予以偏压，以减少或去除可能流经该目标存储单元(406)的漏电流(leakage current)。在验证(verification)操作(编程验证、软编程验证(soft program verify)，抹除验证(erase verify))期间，亦可施加正源极偏压电压至目标存储单元(506)，以减少或去除在该验证操作中可能导致错误的漏电流
具有减少漏电闪存编程验证

[发明专利]一种肖特基/欧姆漏结构的HEMT器件及其制备方法-CN202210153548.4在审
发明人：王洪;高升;谢子敬 -专利权人：中山市华南理工大学现代产业技术研究院;华南理工大学
申请日： 2022-02-18 - 公布日： 2022-08-30 - 主分类号： H01L29/06 文献下载
摘要：所述肖特基/欧姆漏结构的HEMT器件自下而上包括硅衬底、AlN成核层、AlGaN缓冲层、GaN沟道层、AlN插入层以及AlGaN势垒层；AlGaN势垒层上方设置有栅电极、源电极和漏电极，栅电极位于源电极和漏电极之间自下而上包括硅衬底、AlN成核层、AlGaN缓冲层、GaN沟道层、AlN插入层以及AlGaN势垒层；AlGaN势垒层上方设置有栅电极、源电极和漏电极，栅电极位于源电极和漏电极之间。本发明制备的源漏电极与帽层形成了双层接触界面，在退火后形成了肖特基/欧姆漏结构，优化了漏极侧电场分布，提高了击穿电压及其分布稳定性。
一种肖特基欧姆结构 hemt 器件及其制备方法

[发明专利]栅源漏电流的测试电路及方法、测试系统、可读存储介质-CN202310837243.X在审
发明人：钱利康;林新登 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-07-10 - 公布日： 2023-08-29 - 主分类号： G01R31/26 文献下载
摘要：本发明提供一种栅源漏电流的测试电路及方法、测试系统、可读存储介质。其中，所述方法包括：将晶体管的栅极接地，并在源极施加负电压；当所述负电压达到预设值时，测量所述栅极和所述源极之间的电流值，以作为栅源漏电流。可见本申请将所述晶体管的栅极接地，一方面使得所述栅极的结电容的持续快速放电，另一方面将所述栅极的电压设定为零电位，且在所述源极施加负电压，可以保证所述栅极和所述源极之间形成有等效的正向压差。以及，在调节所述栅极和所述源极之间正向压差的过程中，鉴于所述零电位，所述栅极的结电容无需进行充电，以使所述栅极和所述源极之间的正向压差可快速到达预设值，缩短了测试时间，提高了测试效率，保证了测试的稳定性
漏电测试电路方法系统可读存储介质

[发明专利]阵列基板、显示设备和制造阵列基板的方法-CN201980001216.0在审
发明人：刘冬妮;玄明花;陈亮 -专利权人：京东方科技集团股份有限公司
申请日： 2019-07-31 - 公布日： 2021-06-04 - 主分类号： H01L27/12 文献下载
摘要：阵列基板包括：数据线；第一电压供应线；第二电压供应线；和像素驱动电路。像素驱动电路包括第一组的一个或多个晶体管和第二组的一个或多个晶体管。第一组中的至少一个晶体管的源电极和漏电极、数据线、第一电压供应线和第二电压供应线位于相同层。第二组中的至少一个晶体管的源电极和漏电极位于与第一电压供应线和第二电压供应线不同的层。
阵列显示设备制造方法

[实用新型]一种带抽头电感和有源边谐振单元的升压变换器-CN202022468370.1有效
发明人：王红艳;王依妍;陈景文;张文倩;周媛;刘嘉欣 -专利权人：陕西科技大学
申请日： 2020-10-30 - 公布日： 2021-05-18 - 主分类号： H02M3/335 文献下载
摘要：本实用新型属于电力电子软开关技术领域，公开了一种带抽头电感和有源边谐振单元的升压变换器，包括电压源、漏电感、励磁电感、抽头电感、谐振电感、谐振电容、第一晶体管、第二晶体管以及二极管；电压源的正极与漏电感连接，负极与第二晶体管的源极和地电平均连接；漏电感与抽头电感和励磁电感均连接，抽头电感的抽头端与谐振电感连接，谐振电容和励磁电感均与抽头电感与谐振电感之间的连接线连接；谐振电感与第二晶体管的漏极连接，谐振电容与第一晶体管的漏极连接，第一晶体管的源极与第二晶体管的源极连接；抽头电感与二极管的正极连接，二极管的负极与负载连接，负载与第一晶体管的源极连接，实现高电压增益、高效率和高输出功率。
一种抽头电感有源谐振单元升压变换器

[发明专利]有机薄膜晶体管元件以及有机薄膜发光晶体管-CN200780037982.X有效
发明人：中野裕基;齐藤雅俊;中村浩昭 -专利权人：出光兴产株式会社
申请日： 2007-10-10 - 公布日： 2009-09-02 - 主分类号： H01L51/30 文献下载
摘要：本发明提供应答速度(驱动速度)为高速、并且开/关比大的有机薄膜晶体管以及利用其的有机薄膜发光晶体管，其中所述有机薄膜晶体管，其至少在基板上设有栅电极、源电极、漏电极的这三个端子、绝缘体层以及有机半导体层，通过在栅电极上施加电压来控制源-漏电极之间的电流，其特征在于，所述有机半导体层含有特定结构的化合物，另外所述有机薄膜发光晶体管，在有机薄膜晶体管中，利用流过源-漏电极之间的电流来得到发光，通过在栅电极上施加电压来控制发光
有机薄膜晶体管元件以及薄膜发光晶体管

[发明专利]一种无金场板GaN基射频器件及其制作方法-CN202110984119.7在审
发明人：侯斌;马晓华;芦浩;杨凌;张濛;武玫;杜佳乐;宓珉瀚;郝跃 -专利权人：西安电子科技大学
申请日： 2021-08-25 - 公布日： 2021-12-17 - 主分类号： H01L29/40 文献下载
摘要：本发明公开了一种无金场板GaN基射频器件及其制作方法，该器件包括：衬底、依次位于衬底一侧的成核层、缓冲层、沟道层、势垒层，以及位于势垒层远离衬底一侧的源电极、栅电极、漏电极、钝化层和源场板，钝化层包括凹槽；源电极和漏电极相对设置于势垒层的第一表面的两侧，栅电极位于源、漏电极之间；钝化层覆盖于栅电极远离势垒层的表面，且与源电极、漏电极和第一表面相触；沿垂直于衬底所在平面的方向，凹槽的正投影位于栅、漏电极之间；至少部分源场板位于凹槽内，源场板与源电极电连接。本发明通过引入凹槽源场板结构，能够在产生同等寄生电容的条件下，提高GaN基射频器件的击穿电压，抑制电流崩塌效应。
一种无金场板 gan 射频器件及其制作方法

[发明专利]超结器件及其制造方法-CN201610671434.3有效
发明人：肖胜安;曾大杰 -专利权人：深圳尚阳通科技有限公司
申请日： 2016-08-15 - 公布日： 2020-12-08 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种超结器件，至少一个以上的超结单元的P型柱中具有N型电场阻断层，N型电场阻断层将P型柱在纵向上分割成位于电场阻断层顶部和底部的第一和二P型柱；N型电场阻断层用于实现顶部和底部超结结构的分段耗尽；当超结器件的源漏电压小于等于第一电压值时，仅顶部超结结构发生耗尽；当超结器件的源漏电压大于第一电压值时，顶部和底部超结结构都发生耗尽。本发明能提高栅漏电容以及栅漏电容的最小值，从而能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲，还能增加器件的反向恢复的软度因子，本发明还能使器件的击穿电压得到保持
器件及其制造方法

[发明专利]一种高击穿电压绝缘体上硅器件结构及其制备方法-CN200610104117.X无效
发明人：毕津顺;吴俊峰;海潮和;韩郑生 -专利权人：中国科学院微电子研究所
申请日： 2006-07-31 - 公布日： 2008-02-06 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种高击穿电压SOI器件结构，包括SOI衬底(3)，埋氧层(2)，形成在SOI顶层硅膜(1)内的晶体管，所述晶体管包括栅电极(30)，栅氧化层(31)，漏电极(10)，源电极(50)背栅沟道(60)，以及位于漏电极(10)与源电极(50)之间且位于背栅沟道(60)两侧的体区(53)。本发明同时公开了一种高击穿电压SOI器件结构的制备方法。利用本发明，有效地提高了SOI器件的击穿电压，同时不明显增大SOI器件背栅沟道漏电流，保持SOI器件良好的背栅特性，而且该高击穿电压SOI器件结构的制备工艺与通常CMOS工艺兼容，适用于商业化生产，非常有利于本发明的推广和应用
一种击穿电压绝缘体器件结构及其制备方法

[发明专利]半导体集成电路及泄漏电流降低方法-CN200610148458.7无效
发明人：广田诚;菊池秀和;宫本三平 -专利权人：冲电气工业株式会社
申请日： 2006-11-10 - 公布日： 2007-06-06 - 主分类号： H03K19/0944 文献下载
摘要：本发明提供在待机时具有可有效降低内部电路消耗的泄漏电流的电路构成的半导体集成电路及泄漏电流降低方法。本发明的半导体集成电路装置至少包含：包含第1及第2NMOS晶体管(mn101、mn102)的内部电路(100)；泄漏电流降低电路(200)，其与该第1及第2NMOS晶体管(mn101、mn102)的源极电气连接，根据表示该内部电路100的动作状态及待机状态的控制信号Standby，在该内部电路100的动作状态，对该第1及第2NMOS晶体管(mn101、mn102)施加第1源极偏置电压即接地电压GND，在该内部电路(100)的待机状态，将不同于该接地电压GND且将该第1及第2NMOS晶体管(mn101、mn102)的源极和基板之间逆偏置的第2源极偏置电压施加到该第1及第2NMOS晶体管(mn101、mn102)。
半导体集成电路泄漏电流降低方法