[发明专利]一种双栅非易失电荷陷阱存储器及其制备方法在审

申请号：	201910041497.4	申请日：	2019-01-16
公开（公告）号：	CN109801921A	公开（公告）日：	2019-05-24
发明（设计）人：	张卫;熊妍;王水源;周鹏	申请（专利权）人：	复旦大学
主分类号：	H01L27/11568	分类号：	H01L27/11568;H01L29/78
代理公司：	上海正旦专利代理有限公司 31200	代理人：	陆飞;陆尤
地址：	200433 ***	国省代码：	上海;31
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摘要：	本发明属于存储器技术领域，具体为基于双极性二维材料来构筑双栅结构非易失性电荷陷阱存储器。本发明利用双极性二维材料作为沟道材料，应用双栅结构调控沟道载流子的极性，来实现动态可配置的多级单元存储器。本发明制备过程，包括先在衬底上利用物理机械剥离或者化学气相沉积获得作为沟道的双极性二维材料，然后利用原子层沉积生长顶栅介电层作为电荷捕获层和电荷阻挡层，以及采用光刻工艺形成特定的金属电极。本发明通过双栅电压调控实现了动态可配置的多级单元存储，不再受限于传统电荷陷阱存储器固定的器件特性工作模式，在未来的数据存储和神经形态计算的新型领域具有广阔的应用前景。
搜索关键词：	二维材料双极性存储器电荷陷阱可配置的双栅结构双栅存储器技术领域多级单元存储器化学气相沉积电荷捕获层电荷阻挡层沟道载流子陷阱存储器原子层沉积传统电荷电压调控多级单元非易失性工作模式沟道材料光刻工艺金属电极器件特性神经形态数据存储物理机械制备过程非易失固定的介电层衬底顶栅沟道受限制备应用剥离存储构筑生长调控
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【主权项】：

1.一种基于双极性二维材料的双栅结构非易失性电荷陷阱存储器的制备方法，其特征在于，具体步骤为：（1）在衬底上制备第一层双极性二维材料薄膜；所述衬底为带有氧化绝缘层的高掺杂硅底，硅衬底作为背栅；（2）在生长了第一层双极性二维材料的样品上形成特定图形的金属源漏电极；（3）在第一层双极性二维材料样品上形成源漏电极后生长第二层二维材料作为顶栅介电层；（4）在生长了第二层顶栅介电层的样品上形成特定图形的金属顶栅电极。

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摘要：本发明属于存储器技术领域，具体为基于双极性二维材料来构筑双栅结构非易失性电荷陷阱存储器。本发明利用双极性二维材料作为沟道材料，应用双栅结构调控沟道载流子的极性，来实现动态可配置的多级单元存储器。本发明制备过程，包括先在衬底上利用物理机械剥离或者化学气相沉积获得作为沟道的双极性二维材料，然后利用原子层沉积生长顶栅介电层作为电荷捕获层和电荷阻挡层，以及采用光刻工艺形成特定的金属电极。本发明通过双栅电压调控实现了动态可配置的多级单元存储，不再受限于传统电荷陷阱存储器固定的器件特性工作模式，在未来的数据存储和神经形态计算的新型领域具有广阔的应用前景。

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集成的分裂栅非易失性存储器单元和逻辑结构-201410415106.8
发明人：阿桑加·H·佩雷拉;洪庄敏;康承泰;秉·W·闵;简·A·耶特 -专利权人：恩智浦美国有限公司
申请日： 2014-08-21 - 公布日： 2019-03-12 - 主分类号： H01L27/11568
摘要：提供了集成的分裂栅非易失性存储器单元和逻辑结构。制作半导体结构的方法包括在NVM区域中形成选择栅和电荷存储层。垫片选择栅是通过在回刻蚀之后沉积共形层而形成的。构图刻蚀导致在所述选择栅上保留所述电荷存储层的一部分。形成于逻辑区域中的哑元栅结构具有被绝缘层围绕的哑元栅。执行化学抛光导致所述电荷存储层的顶面与所述哑元栅结构的顶面共面。用包括另一个化学机械抛光的金属逻辑栅替代所述哑元栅的一部分导致所述电荷存储层的顶面与所述金属逻辑栅共面。

半导体装置结构-201711191879.2
发明人：陈胜捷;刘铭棋;刘世昌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-24 - 公布日： 2019-03-05 - 主分类号： H01L27/11568
摘要：提供一种集成电路以用于闪存装置，其于选择栅极结构与存储栅极结构之间具有扩大空间。在选择栅极结构形成角落凹陷可得到扩大空间，并缩小选择栅极结构的上表面尺寸。在一例中，半导体基板具有存储器装置形成其上，且存储器装置包含的半导体基板具有存储器装置形成其上。存储器装置包含多个选择栅极结构，以及与选择栅极结构相邻的多个存储栅极结构，其中至少一选择栅极结构具有凹陷角落形成于至少一选择栅极结构的上表面之下。

半导体存储器-201810736865.2
发明人：彭泽忠 -专利权人：成都皮兆永存科技有限公司
申请日： 2018-07-06 - 公布日： 2019-01-18 - 主分类号： H01L27/11568
摘要：半导体存储器，涉及存储器技术。本发明包括：至少两个导电条层，每个导电条层包括至少3条并列的导电条；设置于同层且相邻两个导电条之间的立柱，立柱的轴线与导电条的轴线的夹角大于30°；在立柱和导电条交叉处设置有存储单元，所述存储单元包括第一导电类型区、第二导电类型区和设置于第一导电类型区与第二导电类型区之间的绝缘介质区；立柱沿其轴线方向设置有立柱导电区，立柱导电区与存储单元的第一导电类型区形成电连接；导电条沿其轴线设置有导电材料区，导电材料区与存储单元的第二导电类型区形成电连接。本发明具有存储密度高，成本低，可靠性高的特点。

半导体器件-201810626305.1
发明人：崔恩荣;梁俊圭;卢英辰;安宰永;梁在贤;刘东哲;崔宰浩 -专利权人：三星电子株式会社
申请日： 2018-06-15 - 公布日： 2019-01-04 - 主分类号： H01L27/11568
摘要：多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

分栅SONOS的制造方法-201810832870.3
发明人：许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2018-07-26 - 公布日： 2019-01-04 - 主分类号： H01L27/11568
摘要：本发明公开了一种分栅SONOS的制造方法，形成ONO层后，依次淀积第一多晶硅层、氮化硅层，刻蚀氮化硅层并在其侧面形成氧化层侧墙，刻蚀第一多晶硅层；形成SONOS存储管的源端，淀积第二多晶硅层，该第二多晶硅层直接和硅衬底连接，在第二多晶硅层顶部形成氧化层，湿法去除氮化硅层并再次刻蚀第一多晶硅层，热氧化形成逻辑区晶体管栅氧化层和选择管栅氧化层，同时在第一多晶硅层侧面形成热氧化层侧墙。淀积第三多晶硅层并刻蚀，同时形成SONOS存储管的多晶硅栅和逻辑区多晶硅栅。本发明能节省芯片面积，降低制造成本。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]一种双栅非易失电荷陷阱存储器及其制备方法在审

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